ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法

ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法

In this paper, a supply-current test method is proposed for detecting open faults in logic circuits made of TTL ICs on printed circuit boards. This method is applicable even if there is any variation of the supply current among the ICs used. In this method, variation of the supply current in a logic circuit is modeled as a Gaussian distribution and a statistical analysis method with level of significance is used for fault detection. In this paper, the fault coverage of the test method is evaluated experimentally. In the experimental evaluation, test input vectors of the supply-current test method are generated for detecting single open faults of signal lines in ISCAS-85 benchmark circuits made of TTL SSIs. The results show that more open faults can be detected by this test method than by a functional test method if the deviation (ς/μ) of the supply current in each SSI used is smaller than 1.1%.

本論文では, TTL ICを用いてプリント回路板上に作製した論理回路の電源電流測定による断線故障検出法を提案する．この検出法は使用ICの電源電圧-電源電流特性にばらつきが存在する場合にでも適用可能で, 使用ICの電源電流特性のばらつきを正規分布でモデル化し, 有意差検定法で断線故障を統計的に検出するものである．その故障検出能力を評価するため, TTL SSIを用いて作製したISCAS-85ベンチマーク回路内の信号線の単一断線故障を検出する検査入力を生成し, その故障検出率を調べた．その結果, 有意水準0.1の場合, SSIの電源電流値のばらつきが1.1%以下なら, 現在一般的に使用されているファンクションテスト法よりも提案する検査法の方がより多くの断線故障を検出できる可能性があることがわかった．

Journal of Japan Institute of Electronics Packaging

エレクトロニクス実装学会誌


Genetic State Reduction Method of Incompletely Specified Machines

A new state reduction method of incompletely specified sequential machines is proposed in this paper. The method is based on a genetic algorithm implementing a dormant mechanism. MCNC benchmark machines are simplified by using this method to evaluate the method. The experimental results show that machines of almost the same number of states as the minimum ones can be derived by this method.

不完全指定順序機械の状態削減手法を提案する．提案手法は休眠機構を実装した遺伝的アルゴリズムを基にしている．本手法を用いてMCNCベンチマーク回路の簡単化を行った結果から，ほぼ最小解に近い数の状態が提案手法により得られた．

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences


Lead Open Detection Based on Supply Current of CMOS LSIs

In this paper, a test method is proposed to detect lead opens in CMOS LSIs. The test method is based on supply current which flows when test input vectors and AC electric field are provided from the outside of the ICs. Also, an application method of the test input vectors is proposed in this paper. It is shown experimentally that lead opens of SSIs and LSIs will be detected by providing each of the test input vectors per the period of AC electric field applied.

本論文ではCMOS LSIのリード浮きを検出する手法を提案する．提案するテスト手法はテスト入力ベクトルとIC外部からの交流電界印加時に流れる電源電流を用いて検査を行う．また，テスト入力ベクトルの印加方法も提案する．交流電界の周期に合わせてテスト入力ベクトルを印加することでSSIやLSIでのリード浮きを検出されることを実験的に示す．


Test Sequence Generation for Test Time Reduction of IDDQ Testing

In this paper, test time reduction for IDDQ testing is discussed. Although IDDQ testing is known to be effective to detect faults in CMOS circuit, test time of IDDQ testing is larger than that of logic testing since supply current is measured after a circuit is in its quiescent state. It is shown by simulation that test time of IDDQ test mostly depends on switching current. A procedure to modify test vectors and a procedure to arrange test vectors are presented for reducing the test time of IDDQ testing. A test sequence is modified such that switching current quickly disappears. The procedure utilizes a unit delay model to estimate the time of the last transition of logic value from L to H in a circuit. Experimental results for benchmark circuits show the effectiveness of the procedure.

本論文では，IDDQテストのテスト時間短縮について論じる．IDDQテストはCMOS回路の故障検出に有効であるが，回路が静的状態に安定した後に電流を測定するため論理値テストに比べて時間がかかる．IDDQテスト時間は主にスイッチング電流に依存することが知られている．提案手法では，スイッチング電流が早くおさまるようにテストベクトルを修正し，ベクトルの印加順を決定する．提案手法ではユニット遅延モデルを用いてLからHへの論理値遷移の完了時刻を推定する．ベンチマーク回路に対する実験結果より手法の有効性を示す．

IEICE Transactions on Information and Systems


Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits

When a feedback bridging fault occurs in a combinational circuit and it is activated, logical oscillation may occur in the circuit. In this paper, some electrical conditions are proposed to identify whether a feedback bridging fault occurs logical oscillation. Also, it is proposed how to estimate the oscillation frequency. They are based on piece linearized models and do not require circuit simulation of large size of circuits. They are evaluated by some experiments. In the experiments, all of the feedback bridging faults occurring logical oscillation are identified. Also, oscillation frequencies larger than the ones obtained by SPICE simulation are derived by the proposed estimation method in the experiments. It promises us that the methods will be used for identifying such bridging faults and estimating the oscillation frequencies.

回路内にフイードバックブリッジ故障が発生し，活性化されると論理発振が起こる可能性がある．本論文では，フィードバックブリッジ故障発生時に論理発振が起こる電気的条件を考察する．また，論理発信の周波数の評価を行う手法を提案する．提案手法は区分線形モデルを用いることで大規模回路に対する回路シミュレーションを不要とする．実験により，論理発振を生じるすべてのフィードバックブリッジ故障が判定できた．また，実験ではSPICEシミュレーションにより得られるよりも高い周波数を提案手法が予測可能であることを示す．


Test Pattern Generation for CMOS Open Defect Detection by Supply Current Testing under AC Electric Field

In this paper, supply current testing for detecting open defects in CMOS circuits is discussed. It is known that open defects cause unpredictable faulty effects and are difficult to be detected. In our test method, an AC electric field is applied during testing. The voltage at a floating node caused by an open defect is varied by the applied electric field and then the defect can be detected. The test pattern generation procedure for open defects is proposed and is applied to benchmark circuits. The experimental results shows that the number of test vectors for opens are much smaller than that for stuck-at faults. The experimental evaluation for an LSI chip is also shown to present the feasibility of our test method.

本論文では，CMOS回路内の断線故障を検出する電源電流テストを提案する．断線故障は故障の影響が予測不能であるため検査が困難である．提案手法では，交流電界をテスト中に印加する．故障によるフローティングノードの電圧は印加電圧により変動するため，故障検査が可能となる．断線故障用テストパターン生成手法を提案し，ベンチマーク回路に対する実験を行った結果，縮退故障用テストパターンに比べてより少量のテストパターンで検査が可能であることを示す．また，LSIチップに対する実測実験により本テスト手法の有効性を示す．


CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法

CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法

A new supply current test method is proposed for bridging faults in CMOS microprocessor based circuits which are implemented circuit boards with discrete ICs. The method is based on supply current of a circuit under test, which flows when a test program is executed. A commercial microcomputer circuit is tested by the proposed method. In the tests, 98.7% of the bridging faults between two neighboring pins in the circuit are detected within 326 msec. It promises us that the method can be used in production tests of microprocessor based circuits. Also, it is sown that the test program can be developed by means of timing charts in data sheets of the microprocessor.

CMOSマイクロプロセッサを用いてプリント配線板上に実現したマイクロコンピュータに発生するブリッジ故障を検査プログラム実行時の電源電流測定により検出する検査法を，本論文では提案している．その検査法を商用のボイラ制御用マイクロコンピュータ回路の検査に適用し，使用ICの隣合う2本のピン間の単一ブリッジ故障の98.7%を検査時間326msecで検出できることを実験で明らかにしている．また，本検査法での検査時に実行させる検査プログラムの開発支援ツールがマイクロプロセッサのデータシート内で公開されているタイミングチャートを利用して開発できることも明らかにしている．

エレクトロニクス実装学会誌


A Test Circuit for Pin Shorts Generating Oscillation in CMOS Logic Circuits

CMOS論理回路の発振を生じるICピン短絡故障検出回路

CMOS論理ICをプリント配線板上にはんだ付けする際，ICピン短絡故障が発生する可能性がある．その故障励起時に，故障発生箇所に論理発振が生じる場合がある．その論理発振を生じる故障を論理回路に流れる電源電流によって検出するための検査法とその検査回路を本論文では提案している．実際にその検査回路を試作し，故障励起時に論理発振を生じる故障がその検査回路で検出できることを実験により明らかにしている．

The Transactions of the Institute of Electronics, Information and Communication Engineers D-I

電子情報通信学会論文誌(D-I)


Pin Open Detection for CMOS Logic ICs by Measuring Supply Current under AC Electric Field

CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法

A new test method is proposed in this paper for detecting pin opens in CMOS logic circuits fabricated on printed circuit boards, which are caused by missing solder and so on. In our test method, supply current of an IC is measured with AC electric filed applied outside of CMOS ICs. When any pin opens do not occur in the IC, only quiescent supply current will flow. If a pin open occurs, large supply current change will be generated. The proposed test method uses this property for detecting pin opens. In this paper, the feasibility of the test method is evaluated by some experiments. Also, the test input vectors are proposed for this test method.

本論文では,プリント配線板上に実装されたCM0S論理回路の,はんだ付け不良などにより発生するピン浮きを検出するための新しい検査法を提案する．本検査法では被検査回路の外部から交流電界を印加し,ICの電源電流を測定する．ピン浮きがない場合は,外部から交流電界を印加しても定常時にはそのICに静的電源電流しか流れない．しかしピン浮きがあると,そのICの電源電流に大きな変化が現れる．本論文ではこの性質を用いてピン浮きが検出可能であることを実験により示す．またこの検査法で必要となる検査入力パターンについても明らかにする．

Journal of Japan Institute of Electronics Packaging

エレクトロニクス実装学会誌


CMOS Open Defect Detection by Supply Current Measurement under Time-Variable Electric Field Supply

In this paper, a new test method is proposed for detecting open defects in CMOS logic ICs. The method is based on supply current of ICs generated by supplying time-variable supply voltage and electric field from the outside of the ICs. Also, test input vectors for the test method are proposed and it is shown that they can be generated more easily than functional test methods based on stuck-at fault models. The feasibility of the test is examined by some experiments. The empirical results promise us that by using the method, open defects in CMOS ICs can be detected.

本論文では，CMOS論理ICの断線故障を検出する新たなテスト手法を提案する．提案手法は，IC外部から時変電圧・時変電界を与えることで生じる電源電流を用いて検査を行う．また，提案手法で用いる検査入力は機能テストよりも容易に生成可能であることも示す．本テスト手法によりCMOS ICの断線故障検出に有効であることを，実験により示す．


Testable Static CMOS PLA for IDDQ Testing

A new IDDQ tastable design method is proposed for static CMOS PLA circuits. A testable PLA circuit of NOR-NOR type is designed using this method. It is shown that all bridging faults in NOR planes of the tastable designed PLA circuit can be detected by IDDQ testing with 4 sets of test input vectors. The test input vectors are independent of the logical functions to be realized in the PLA circuit. PLA circuits are designed using this method so that the quiescent supply current generated when they are tested will be zero. Thus, high resolution of IDDQ tests for the PLA circuits can be obtained by using the testable design method. Results of IDDQ tests of PLA circuits designed using this testable design method confirm not that the expected output can be generated from the circuits but that the circuits are fabricated without bridging faults in NOR planes. Since bridging faults often occur in state-of-the-art IC fabrication, the testable design is indispensable for realizing highly reliable logic systems.

静的CMOS PLA回路のIDDQテスト容易化設計手法を提案する．NOR平面上の全ての短絡故障が4つのテスト入力ベクトルにより検出可能であることを示す．テスト入力ベクトルはPLAの論理関数と独立であり，かつ検査容易化設計されたPLA回路はテスト時に静的電源電流が0となる．提案回路を用いるIDDQテストの適用により，回路から期待する出力が得られることだけでなく，NOR平面上に短絡故障が存在しないことも保証される．最先端のIC製造では短絡故障が発生するため，本テスト容易化設計が高信頼な論理回路を実現するのに不可欠である．

IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences


CMOS SRAM ICの書き込み時静的電源電流による論理故障検出法

CMOS SRAM ICの書き込み時静的電源電流による論理故障検出法

電子情報通信学会論文誌(D-I)


プリント回路板上のTTL組み合わせ回路の電源電流による断線故障検出法

プリント回路板上のTTL組み合わせ回路の電源電流による断線故障検出法

エレクトロニクス実装学会誌


Heuristic State Reduction Methods of Incompletely Specified Machines Preceding to Satisfy Covering Condition

This paper presents two kinds of simplification methods for incompletely specified sequential machines. The strategy of the methods is that as many states in original machines are covered in the simplification processes as possible. With the methods, one of the minimal machines can not be always derived, but a near-minimal machine can be obtained more quickly with less memory. In this paper, the effectiveness of the methods is checked by applying them to simplification problems of incompletely specified machines generated by using random numbers, and of the MCNC benchmark machines. The experimental results show that our methods can derive a simplified machine quickly.

訳: 本論文では不完全指定順序機械の状態数簡単化法を2種類提案している．それらの方法では被覆条件を優先的に満たすように簡単化しており，必ずしも最小機械とは限らないが，最小機械に近い簡単化解を導出することができる．実験結果より，乱数で生成した機械とMCNCベンチマーク機械に対し適用し簡単化解を短時間で導出できることを明らかにした．


電流テストによるバイポーラ組合せ論理回路のブリッジ故障検出のための検査容易化設計法

電子情報通信学会論文誌(D-I)


Performance Evaluation for Fault Detection of Analog Electronic Circuits

Fuzzy Logic and Its Applications to Engineering


Fuzzy Multiobjective Satisficing Programming Utilizing Expertise Knowledge


下限満足度制約をもつファジィ多目的計画問題の近似的満足解導出法

下限満足度制約をもつファジィ多目的計画問題の近似的満足解導出法

The Transactions of the Institute of Electronics, Information and Communication Engineers D

電子情報通信学会論文誌(D)


凸ファジー決定によるアナログ回路の回路定数最適化法

凸ファジー決定によるアナログ回路の回路定数最適化法

電子情報通信学会論文誌(D)


TTL組合せ論理回路の電源電流による故障検出法

TTL組合せ論理回路の電源電流による故障検出法

電子情報通信学会論文誌(D)


自己回帰モデルを用いた電源電流波形による論理回路の故障診断法

自己回帰モデルを用いた電源電流波形による論理回路の故障診断法

電子情報通信学会論文誌(D)


最小冗長P進表現を用いた高速除算

最小冗長P進表現を用いた高速除算

電子情報通信学会論文誌(D)


必要最小冗長P進表現を用いた高速複数オペランド加減算

必要最小冗長P進表現を用いた高速複数オペランド加減算

電子情報通信学会論文誌(D)


最小冗長P進表現を用いた高速乗算

最小冗長P進表現を用いた高速乗算

電子情報通信学会論文誌(D)


最小冗長P進表現を用いた高速加減算

最小冗長P進表現を用いた高速加減算

電子情報通信学会論文誌(D)


内容検索メモリを用いた検索システムの速度性能の評価

内容検索メモリを用いた検索システムの速度性能の評価

電子情報通信学会論文誌(D)


無安定マルチバイブレータの再生転移に関する基礎解析

無安定マルチバイブレータの再生転移に関する基礎解析

電子情報通信学会論文誌(D)


TTL-NANDゲートを用いた無安定マルチバイブレータの動作モード解析

TTL-NANDゲートを用いた無安定マルチバイブレータの動作モード解析

電子情報通信学会論文誌(D)


Sequential Machines having Quasi-Stable States and Their State Reduction


Sequential Machines having Quasi-Stable States


電動義手の柔らかい協調動作制御の一方式

電動義手の柔らかい協調動作制御の一方式


3個のNAND/NOR回路を基本回路とする3相マルチバイブレータ

3個のNAND/NOR回路を基本回路とする3相マルチバイブレータ

電子情報通信学会論文誌(D)


準安定状態をもつ順序回路の合成

準安定状態をもつ順序回路の合成

電子情報通信学会論文誌(D)


準安定状態をもつ順序論理回路とその論理解析

準安定状態をもつ順序論理回路とその論理解析

電子情報通信学会論文誌(D)


RS形双安定回路の転移条件と臨界トリガ·パルス

RS形双安定回路の転移条件と臨界トリガ·パルス

電子情報通信学会英文論文誌(C)


近似制御式を用いた肩義手の顔面方位制御システム

近似制御式を用いた肩義手の顔面方位制御システム

詫間電波工業高等専門学校研究紀要

詫間電波工業高等専門学校研究紀要


ECLゲートを用いた無安定マルチバイブレータの特性

ECLゲートを用いた無安定マルチバイブレータの特性

Bulletin of Faculty of Engineering, The University of Tokushima


X-Y-Z座標変換制御アルゴリズムを用いた肩義手の上体方位制御システム

X-Y-Z座標変換制御アルゴリズムを用いた肩義手の上体方位制御システム

詫間電波工業高等専門学校研究紀要

詫間電波工業高等専門学校研究紀要


電動義手の視点制御方式の改良に関する研究

電動義手の視点制御方式の改良に関する研究


表面筋電図と針電極筋電図の比較について

表面筋電図と針電極筋電図の比較について


電動義手の協調動作制御回路について

電動義手の協調動作制御回路について


三相マルチバイブレータ(その2)

三相マルチバイブレータ(その2)


学習制御についての一研究

学習制御についての一研究


三相マルチバイブレータ(その1)

三相マルチバイブレータ(その1)


シミュレーション手法によるサンプル値制御系の最適調整について

シミュレーション手法によるサンプル値制御系の最適調整について


置換と束演算を用いた三値論理回路の設計

置換と束演算を用いた三値論理回路の設計


トランジスタ双安定MVのトリガに関する研究 --- その2 転移コンデンサのあるセット·リセット形の場合


Analysis of the Short-wave Recording on a Magnetic Tape

磁気テープにおける短波長記録の解析


Investigation on Three Valued Logic Circuits


トランジスタ双安定MVのトリガに関する研究 --- その1 転移コンデンサの無いセット·リセット形の場合


Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States

A procedure to remove redundancies in sequential circuits is proposed using strongly unreachable states, which are the states with no incoming transitions. Test generation is used to find undetectable faults related to two or more strongly unreachable states. Experimental results show the new procedure can find more redundancies of sequential circuits.

入力遷移を持たない状態である強到達不能状態を用いる順序回路の上長除去手法を提案する．テスト生成手法を用いて2つ以上の強到達不能状態に関連する検出不能故障を同定する．実験により提案手法がより多くの冗長箇所を発見することを示す．

IEICE Transactions on Information and Systems


A Practical Functional Test Using Flowchart for Production Testing of Microprocessor Based Sequence Controllers


TTL組合せ論理回路の故障検出のための電源電流標準パターン候補導出法

TTL組合せ論理回路の故障検出のための電源電流標準パターン候補導出法

The Transactions of the Institute of Electronics, Information and Communication Engineers D-I

電子情報通信学会論文誌(D-I)


樹枝状に分割可能な組合せ回路の故障検出入力生成法

樹枝状に分割可能な組合せ回路の故障検出入力生成法

Transactions of Information Processing Society of Japan


最小冗長P進表現を用いた高速減算

最小冗長P進表現を用いた高速減算

電子情報通信学会論文誌(D)


無安定マルチバイブレータの起動回路とその効果

無安定マルチバイブレータの起動回路とその効果

電子情報通信学会論文誌(D)


TTL-NAND無安定マルチバイブレータの出力電圧波形の改善

TTL-NAND無安定マルチバイブレータの出力電圧波形の改善

電子情報通信学会論文誌(D)


TTL-NANDゲートを用いた出力波形と始動性の良好な無安定マルチバイブレータ

TTL-NANDゲートを用いた出力波形と始動性の良好な無安定マルチバイブレータ

電子情報通信学会論文誌(D)


3個のTTL-NANDゲートを用いた三相無安定マルチバイブレータ

3個のTTL-NANDゲートを用いた三相無安定マルチバイブレータ

電子情報通信学会論文誌(D)


TTL-NANDゲートを用いた単一発振モード無安定マルチバイブレータ

TTL-NANDゲートを用いた単一発振モード無安定マルチバイブレータ

電子情報通信学会論文誌(D)