en: Design and evaluation of design-for-testability circuits for delay faults using built-in time-to-digital converter

ja: 遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価

en: Grants-in-Aid for Scientific Research

ja: 科学研究費助成事業


en: Timing failure diagnosis using pre-silicon test and post-silicon test

ja: プリシリコンテストとポストシリコンテストを併用したタイミング不良診断法の開発


en: Design-for-testability circuit for detecting delay faults at interconnects in 3D stacked ICs

ja: 3次元積層チップ間接続の異常遅延検出のための検査容易化回路設計手法の開発


en: Open Defect Detection at Interconnects among IC Chips with Relaxation Oscilators

ja: ＩＣチップの入出力信号線の弛張発振回路を用いた破断予兆検出法に関する研究


en: On design-for-testability circuit design of pattern generation and propagation for detecting faults at interconnects in stacked ICs

ja: 積層チップ間の故障テスト用信号生成・供給回路設計手法の開発


en: Design for Testability for Electrical Tests of Interconnects between Dies after Shipment

ja: ダイ間配線の出荷後電気検査をも可能にする組込み型検査回路に関する研究