read0054346/published_papers/53996909 Haruto Ohmori Masaki Hashizume Fara Ashikin Binti Ali Shyue-Kung Lu Hiroyuki Yotsuyanagi Temperature Dependence of Threshold Voltage for Interconnect IDDQ Testing in 3D Stacked ICs Using an Offset-Cancellation-Type Comparator IEEE 2025 IEEE Electrical Design of Advanced Packaging and Systems (EDAPS) 1 4 20251215 10.1109/edaps66187.2025.11411752 read0054346/published_papers/50845582 Hiroyuki Yotsuyanagi Keigo Takami Masaki Hashizume An Implementation of Delay Testable Boundary Scan and Post-Bond Test Results in a 3D IC IEEE Journal on Emerging and Selected Topics in Circuits and Systems null null 20250900 10.1109/JETCAS.2025.3591617 read0054346/published_papers/54806218 Takuya Kishimoto Hiroyuki Yotsuyanagi Test Point Insertion for an Approximate Multiplier Using Enhanced Static Segment Method to Reduce Test Patterns and Overdetection 2025 IEEE INTERNATIONAL TEST CONFERENCE IN ASIA, ITC-ASIA 2768-069X 84 89 20250000 10.1109/ITC-Asia67627.2025.00023 read0054346/published_papers/54806217 Hisashi Okamoto Senling Wang Hiroshi Kai Hiroyuki Yotsuyanagi Yoshinobu Higami Tianming Ni Tai Song Hiroshi Takahashi Xiaoqing Wen Software-Defined Secure Island for Testing Chiplet Systems 2025 IEEE 34TH ASIAN TEST SYMPOSIUM, ATS 1081-7735 61 66 20250000 10.1109/ATS66998.2025.00019 read0054346/published_papers/49345736 Yuya Yamahashi Yuto Ohtera Hiroyuki Yotsuyanagi Shyue-Kung Lu Masaki Hashizume Detectability of Resistive Open Defects with Analog Relaxation Oscillators Under Unit-to-Unit Variations of Dies IEEE 2024 International 3D Systems Integration Conference (3DIC) 1 5 20240925 10.1109/3dic63395.2024.10830070 read0054346/published_papers/47773558 Senling Wang Shaoqi Wei Hisashi Okamoto Tatusya Nishikawa Hiroshi Kai Yoshinobu Higami Hiroyuki Yotsuyanagi Ruijun Ma Tianming Ni Hiroshi Takahashi Xiaoqing Wen Test Point Selection for Multi-Cycle Logic BIST using Multivariate Temporal-Spatial GCNs IEEE 2024 IEEE International Test Conference in Asia (ITC-Asia) 1 6 20240818 10.1109/itc-asia62534.2024.10661324 read0054346/published_papers/47773512 Kenta Sasagawa Senling Wang Tetsuya Nishikawa Hiroshi Kai Yoshinobu Higami Hiroshi Takahashi Hiroyuki Yotsuyanagi Tianming Ni Xiaoqing Wen Deep-BMNN: Implementing Sparse Binary Neural Networks in Memory-Based Reconfigurable Processor (MRP) IEEE 2024 International Technical Conference on Circuits/Systems, Computers, and Communications (ITC-CSCC) 1 6 20240702 10.1109/itc-cscc62988.2024.10628398 read0054346/published_papers/47671776 Daichi Akamatsu Hiroyuki Yotsuyanagi Masaki Hashizume Design of an Efficient PRPG for Testing an Approximate Multiplier Using Truncation IEEE 2024 International Technical Conference on Circuits/Systems, Computers, and Communications (ITC-CSCC) 1 5 20240702 10.1109/itc-cscc62988.2024.10628389 read0054346/published_papers/47422411 Hiroyuki Yotsuyanagi 四柳 浩之 Masaki Hashizume 橋爪 正樹 Testing of Weak Open Defects in Interconnects Using Boundary Scan バウンダリスキャンを用いる不完全接続の検査 Japan Institute of Electronics Packaging Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 27 4 288 293 20240701 10.5104/jiep.27.288 read0054346/published_papers/49345743 Yuki Ikiri Hiroyuki Yotsuyanagi Fara Ashikin Binti Ali Shyue-Kung Lu Masaki Hashizume A DfT Technique for Electrical Interconnect Testing of Circuit Boards with 3D Stacked SRAM ICs IEEE 2023 IEEE CPMT Symposium Japan (ICSJ) 113 116 20231115 10.1109/icsj59341.2023.10339543 read0054346/published_papers/43369494 Yotsuyanagi Hiroyuki 四柳 浩之 Design for Testability Methods for Detecting Resistive Opens at Chip Interconnects チップ間接続の半断線検出のための検査容易化設計手法 The Japan Institute of Electronics Packaging 一般社団法人エレクトロニクス実装学会 Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 26 2 198 202 20230301 10.5104/jiep.26.198 2-s2.0-85151075222 1390013795251431680 read0054346/published_papers/47671752 Shogo Tokai Daichi Akamatsu Hiroyuki Yotsuyanagi Masaki Hashizume On Test Pattern Generation Method for an Approximate Multiplier Considering Acceptable Faults Proceedings - 7th IEEE International Test Conference in Asia, ITC-Asia 2023 null null 20230000 10.1109/ITC-Asia58802.2023.10301158 2-s2.0-85178566323 read0054346/published_papers/47339914 四柳浩之 Test Techniques for 3D-ICs 3D-IC のテスト技術 エレクトロニクス実装学会誌 1343-9677 26 7 null null 20230000 read0054346/published_papers/43877046 Hayato Miki Eisuke Ohama Hiroyuki Yotsuyanagi Masaki Hashizume Evaluation of a PUF Embedded in the Delay Testable Boundary Scan Circuit 2023 International Technical Conference on Circuits/Systems, Computers, and Communications, ITC-CSCC 2023 null null 20230000 10.1109/ITC-CSCC58803.2023.10212656 2-s2.0-85169832279 read0054346/published_papers/40987636 Masao Ohmatsu Yuto Ohtera Yuki Ikiri Hiroyuki Yotsuyanagi Shyue-Kung Lu Masaki Hashizume Enhanced Interconnect Test Method for Resistive Open Defects in Final Tests with Relaxation Oscillators IEEE 2022 IEEE 31st Asian Test Symposium (ATS) null null 20221100 10.1109/ats56056.2022.00021 read0054346/published_papers/43369495 Masao Ohmatsu Fumiya Sako Yuki Ikiri Hiroyuku Yotsuyanagi Shyue Kung Lu Masaki Hashizume Detectability of Open Defects at Interconnects between Dies in 3D Stacked ICs with Relaxation Oscillators 2022 IEEE CPMT Symposium Japan, ICSJ 2022 94 95 20220000 10.1109/ICSJ55786.2022.10034736 2-s2.0-85148698769 read0054346/published_papers/43369626 Yotsuyanagi Hiroyuki 四柳 浩之 Hashizume Masaki 橋爪 正樹 Delay Testable Design Using Modified Boundary Scan ディレイテスト可能なバウンダリスキャン設計手法 The Japan Institute of Electronics Packaging 一般社団法人エレクトロニクス実装学会 Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 24 7 663 667 20211101 10.5104/jiep.24.663 1390008445631917952 read0054346/published_papers/33530933 Yuki Ikiri Fumiya Sako Masaki Hashizume Hiroyuki Yotsuyanagi Shyue-Kung Lu Toru Yazaki Yasuhiro Ikeda Yutaka Uematsu Open Defect Detection in Assembled Circuit Boards With Built-In Relaxation Oscillators Institute of Electrical and Electronics Engineers ({IEEE}) IEEE Transactions on Components, Packaging and Manufacturing Technology 2156-3985 11 6 931 943 20210600 10.1109/TCPMT.2021.3079159 2-s2.0-85105881928 read0054346/published_papers/33530934 Yuya Okumoto Hiroyuki Yotsuyanagi Masaki Hashizume Shyue-Kung Lu Detectable Resistance Increase of Open Defects in Assembled PCBs by Quiescent Currents through Embedded Diodes IEEE 2021 International Conference on Electronics Packaging (ICEP) null null 20210512 10.23919/icep51988.2021.9451913 2-s2.0-85113333845 read0054346/published_papers/33830910 バウンダリスキャン研究会 四柳 浩之 The Current Status and Prospect in Boundary Scan Design バウンダリスキャン設計の現状と展望 Japan Institute of Electronics Packaging Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 24 1 96 98 20210101 10.5104/jiep.24.96 read0054346/published_papers/33830998 バウンダリスキャン研究会 四柳 浩之 Current Research Topics on Boundary-Scan Technology バウンダリスキャン研究の最前線 Japan Institute of Electronics Packaging Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 23 6 539 542 20200901 10.5104/jiep.23.539 read0054346/published_papers/30591524 Fumiya Sako Yuki Ikiri Masaki Hashizume Hiroyuki Yotsuyanagi Hiroshi Yokoyama Shyue Kung Lu Temperature Sensing with a Relaxation Oscillator in CMOS ICs ITC-CSCC 2020 - 35th International Technical Conference on Circuits/Systems, Computers and Communications 141 144 20200700 2-s2.0-85091417654 read0054346/published_papers/30591525 Michiya Kanda Masaki Hashizume Fara Ashikin Binti Ali Hiroyuki Yotsuyanagi Shyue Kung Lu Open Defect Detection Not Utilizing Boundary Scan Flip-Flops in Assembled Circuit Boards IEEE Transactions on Components, Packaging and Manufacturing Technology 2156-3985 10 5 895 907 20200500 10.1109/TCPMT.2020.2973182 2-s2.0-85084840092 read0054346/published_papers/30591526 Shyue Kung Lu Shu Chi Yu Chun Lung Hsu Chi Tien Sun Masaki Hashizume Hiroyuki Yotsuyanagi Fault-Aware Dependability Enhancement Techniques for Flash Memories IEEE Transactions on Very Large Scale Integration (VLSI) Systems 1557-9999 28 3 634 645 20200300 10.1109/TVLSI.2019.2957830 2-s2.0-85080904808 read0054346/published_papers/33831008 検査技術委員会 四柳 浩之 The Current Status and Perspective in Testing 3D Stacked ICs 3次元積層集積回路の検査技術の現状と展望 Japan Institute of Electronics Packaging Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 23 1 32 36 20200101 10.5104/jiep.23.32 read0054346/published_papers/30591528 Hanna Soneda Masaki Hashizume Hiroyuki Yotsuyanagi Shyue Kung Lu Electrical Field Test Method of Resistive Open Defects between Dies by Quiescent Currents through Embedded Diodes IEEE 2019 International 3D Systems Integration Conference, 3DIC 2019 null null 20191000 10.1109/3DIC48104.2019.9058777 2-s2.0-85084108412 read0054346/published_papers/30591527 Toshiaki Satoh Hiroyuki Yotsuyanagi Masaki Hashizume On Delay Elements in Boundary Scan Cells for Delay Testing of 3D IC Interconnection IEEE 2019 International 3D Systems Integration Conference, 3DIC 2019 null null 20191000 10.1109/3DIC48104.2019.9058908 2-s2.0-85084110950 read0054346/published_papers/30591529 Shuya Kikuchi Hiroyuki Yotsuyanagi Masaki Hashizume On delay measurement under delay variations in boundary scan circuit with embedded TDC Proceedings - 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IEEE 17th International Symposium on Communications and Information Technologies, ISCIT 2017, Cairns, Australia, September 25-27, 2017 1 5 20170000 10.1109/ISCIT.2017.8261186 read0054346/published_papers/18098588 Widiant Masaki Hashizume Shohei Suenaga Hiroyuki Yotsuyanagi Akira Ono Shyue-Kung Lu Zvi Roth A built-in test circuit for electrical interconnect testing of open defects in assembled PCBs IEICE Transactions on Information and Systems 1745-1361 E99D 11 2723 2733 20161101 10.1587/transinf.2015EDP7273 2-s2.0-84994593645 read0054346/published_papers/18098589 Masaki Hashizume 橋爪正樹 Yuki Ikiri 伊喜利勇貴 Tomoaki Konishi 小西朝陽 Hiroyuki Yotsuyanagi 四柳浩之 Shyue-Kung Lu LU Shyue‐Kung Electrical interconnect test of solder joint part with boundary scan flip flops and a built-in test circuit ものづくりイノベーションにおけるプロセス評価と検査 バウンダリスキャンテスト機構を用いたはんだ接合部の電気検査法とその組込型検査回路 Japan Institute of Electronics Packaging Journal of Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 19 3 161 165 20160000 10.5104/jiep.19.161 2-s2.0-84980384661 read0054346/published_papers/26666367 Hiroshi Takahashi Senling Wang Yoshinobu Higami Shuichi Kameyama Hiroyuki Yotsuyanagi Masaki Hashizume Shyue-Kung Lu Zvi Roth Trends in 3D integrated circuit (3D-IC) testing technology Springer International Publishing Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications 235 268 20150101 10.1007/978-3-319-18675-7_8 2-s2.0-85006710917 read0054346/published_papers/18098622 HASHIZUME Masaki 橋爪正樹 KONISHI Tomoaki 小西朝陽 YOTSUYANAGI Hiroyuki 四柳浩之 Electrical Testable Design for Open Defects at Logic Signal Lines between Dies in 3D ICs 3次元実装IC内ダイ間論理信号線の断線に対する電気テスト用回路 本論文では3次元実装IC内のダイ間の論理信号線に発生する断線の電気テストを可能にする検査用回路とそれを用いたテスト法を提案する.その検査用回路はIEEE1149.1の検査回路を流用するもので,断線の検出と断線配線の特定を可能とするとともに,ESD入力保護回路を変更しないため,その保護能力低下を招かない.本検査用回路によるテスト法の検査能力は回路シミュレーションと,試作ICを用いてプリント配線板上に作製した回路における実験で調査した.その結果,本検査用回路を用いた電気テスト法により完全断線だけでなく,従来のテスト法で見逃す可能性のある抵抗断線,容量断線を検査速度20MHzで検出でき,また断線配線の特定も容易に行えることがわかった. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 The transactions of the Institute of Electronics, Information and Communication Engineers. C 電子情報通信学会論文誌 C 1345-2827 J96-C 11 361 370 20131101 read0054346/published_papers/12484602 Hiroyuki Yotsuyanagi Hiroyuki Makimoto Takanobu Nimiya Masaki Hashizume On detecting delay faults using time-to-digital converter embedded in boundary scan Institute of Electronics, Information and Communication, Engineers, IEICE IEICE Transactions on Information and Systems 1745-1361 E96-D 9 1986 1993 20130000 10.1587/transinf.E96.D.1986 2-s2.0-84883536340 read0054346/published_papers/12484601 Jun Yamashita Hiroyuki Yotsuyanagi Masaki Hashizume Kozo Kinoshita Sat-based test generation for open faults using fault excitation caused by effect of adjacent lines Institute of Electronics, Information and Communication, Engineers, IEICE IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences 1745-1337 E96-A 12 2561 2567 20130000 10.1587/transfun.E96.A.2561 2-s2.0-84889012992 read0054346/published_papers/18098624 KONISHI Tomoaki YOTSUYANAGI Hiroyuki HASHIZUME Masaki Electrical Test Method for Interconnect Open Defects in 3D ICs In this paper, an electrical test method is proposed to detect and locate open defects occurring at interconnects between two dies in 3D ICs. The test method utilizes a test architecture based on IEEE 1149.1 standards to provide a test vector to a targeted interconnect. Also, a testable design method for the IC is proposed for our testing. In this paper, testability of the electrical testing is evaluated using a SPICE simulation. The simulation results show that a resistive open defect of 100 Ω can be detected at a test speed of 1 GHz. Also, the test circuit is implemented inside a prototype IC. It is experimentally examined whether open defects between the IC and a printed circuit board can be detected by the test method. They are detected at a speed of 10 MHz by the test method in the experiments. It promises that interconnect open defects in a 3D IC can be detected by the test method per an interconnect at a test speed of at least 10 MHz. The Japan Institute of Electronics Packaging Trans Jpn Inst Electron Packag 1883-3365 5 1 26 33 20121225 10.5104/jiepeng.5.26 read0054346/published_papers/18098625 KONDO Shohei YOTSUYANAGI Hiroyuki HASHIZUME Masaki Propagation Delay Analysis of a Soft Open Defect inside a TSV The propagation delay of a logic signal through a through silicon via (TSV) in a 3D IC may depend on a soft open defect inside it. The propagation delay of a defective TSV which is connected only with barrier metal, in part owing to a soft open defect, is analyzed with an electromagnetic simulator and a circuit one in this paper. The results reveal that if such a soft open defect occurs inside a TSV, the delay depends on the defect size and the IC may work without any errors. A soft open defect will change into a hard open one in operation of a 3D IC and may generate a logical error. In order to realize high reliability of the IC, the defect should be detected before it changes into a hard open defect. In this paper, test input vectors are proposed with which a soft open defect can be detected by delay testing. However, the simulation results suggest that when the input and output capacitance of a TSV is small, the defect may not be detected even if the test vectors are provided to the defective IC, since the propagation delay of the defective TSV can be smaller than a defect-free one. The Japan Institute of Electronics Packaging Trans Jpn Inst Electron Packag 1883-3365 4 1 119 126 20111227 10.5104/jiepeng.4.119 read0054346/published_papers/4555454 Masaki Hashizume 橋爪 正樹 Kenji Kato 加藤 健二 Hiroyuki Yotsuyanagi 四柳 浩之 Electrical testing of open defects between IEEE1149.1 compliant ICs IEEE1149.1準拠IC間断線の電気検査法 The Japan Institute of Electronics Packaging エレクトロニクス実装学会 Journal of Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 = Journal of Japan Institute of Electronics Packaging 1343-9677 14 2 99 102 20110300 10.5104/jiep.14.99 2-s2.0-84876918191 read0054346/published_papers/4555456 YAMAZAKI Koji 山崎 浩二 TSUTSUMI Toshiyuki 堤 利幸 TAKAHASHI Hiroshi 高橋 寛 HIGAMI Yoshinobu 樋上 喜信 AIKYO Takashi 相京 隆 YOTSUYANAGI Hiroyuki 四柳 浩之 HASHIZUME Masaki 橋爪 正樹 TAKAMATSU Yuzo 高松 雄三 A Method for Locating Open Faults by Using a Fault Excitation Function 故障励起関数を利用したオープン故障の診断法(ディペンダブルコンピューティング) 回路の微細化や銅配線の導入により,配線やビアの断線の発生頻度が高まっている.そのため,効率的なオープン故障の診断法の開発の重要性が増してきている.本論文では,完全に断線した信号線の論理値が,隣接信号線の論理値のしきい値関数として表される故障励起関数を提案する.次に,この故障励起関数を利用した単一オープン故障の診断法を提案する.この診断法では,故障励起関数を利用して故障信号線を絞り込み,更に故障信号線上の断線位置の推定を行う.計算機実験による性能評価の結果は,ほとんどの故障回路に対して高速に被疑故障信号線を1箇所に特定できること,及び故障信号線上の断線位置を故障信号線の長さの25%程度まで絞り込むことができることを示している. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 The IEICE transactions on information and systems (Japanese edetion) 電子情報通信学会論文誌. D, 情報・システム 1880-4535 93 11 2416 2425 20101101 read0054346/published_papers/4555460 Hiroyuki Yotsuyanagi Masayuki Yamamoto Masaki Hashizume Scan Chain Ordering to Reduce Test Data for BIST-Aided Scan Test Using Compatible Scan Flip-Flops IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 1745-1361 E93D 1 10 16 20100100 10.1587/transinf.E93.D.10 read0054346/published_papers/29828982 Hiroshi Takahashi Yoshinobu Higami Yuzo Takamatsu Koji Yamazaki Toshiyuki Tsutsumi Hiroyuki Yotsuyanagi Masaki Hashizume A method for diagnosing resistive open faults with considering adjacent lines ISCIT 2010 - 2010 10th International Symposium on Communications and Information Technologies 609 614 20100000 10.1109/ISCIT.2010.5665061 2-s2.0-78651226774 read0054346/published_papers/29825748 Masaki Hashizume Kazuya Nakaminami Hiroyuki Yotsuyanagi Yukinori Nakajima Kozo Kinoshita Current-based testable design of level shifters in liquid crystal display drivers 2010 15th IEEE European Test Symposium, ETS'10 262 null 20100000 10.1109/ETSYM.2010.5512731 2-s2.0-78049307117 read0054346/published_papers/4555464 Akira Ono 小野 安季良 Masahiro Ichimiya 一宮 正博 Hiroyuki Yotsuyanagi 四柳 浩之 Masao Takagi 高木 正夫 Masaki Hashizume 橋爪 正樹 Open lead detection method by sensing the switching current of CMOS gate on sensing probe CMOSゲート回路を断線センサとして用いた部品接合不良検出法 Japan Institute of Electronics Packaging 社団法人エレクトロニクス実装学会 Journal of Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1343-9677 12 2 137 143 20090000 10.5104/jiep.12.137 2-s2.0-84871269110 read0054346/published_papers/29061388 Hiroyuki Yotsuyanagi Masaki Hashizume Toshiyuki Tsutsumi Koji Yamazaki Takashi Aikyo Yoshinobu Higami Hiroshi Takahashi Yuzo Takamatsu Fault Effect of Open Faults Considering Adjacent Signal Lines in a 90 nm IC 22ND INTERNATIONAL CONFERENCE ON VLSI DESIGN HELD JOINTLY WITH 8TH INTERNATIONAL CONFERENCE ON EMBEDDED SYSTEMS, PROCEEDINGS 1063-9667 91 + 20090000 10.1109/VLSI.Design.2009.60 read0054346/published_papers/29042147 Koji Yamazaki Toshiyuki Tsutsumi Hiroshi Takahashi Yoshinobu Higami Takashi Aikyo Yuzo Takamatsu Hiroyuki Yotsuyanagi Masaki Hashizume A Novel Approach for Improving the Quality of Open Fault Diagnosis 22ND INTERNATIONAL CONFERENCE ON VLSI DESIGN HELD JOINTLY WITH 8TH INTERNATIONAL CONFERENCE ON EMBEDDED SYSTEMS, PROCEEDINGS 1063-9667 85 + 20090000 10.1109/VLSI.Design.2009.53 read0054346/published_papers/27601713 Hiroshi Takahashi Yoshinobu Higami Yuzo Takamatsu Koji Yamazaki Toshiyuki Tsutsumi Hiroyuki Yotsuyanagi Masaki Hashizume New Class of Tests for Open Faults with Considering Adjacent Lines 2009 ASIAN TEST SYMPOSIUM, PROCEEDINGS 1081-7735 301 + 20090000 10.1109/ATS.2009.39 read0054346/published_papers/4555469 Masao Takagi 高木 正夫 Masaki Hashizume 橋爪 正樹 Masahiro Ichimiya 一宮 正博 Hiroyuki Yotsuyanagi 四柳 浩之 Applied AC Voltage for Detecting Open Leads of CMOS LSI by Monitoring Supply Current under AC Electric Field 交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧 Japan Institute of Electronics Packaging 社団法人エレクトロニクス実装学会 Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 10 3 219 228 20070000 10.5104/jiep.10.219 2-s2.0-85009597207 read0054346/published_papers/28799625 Masaki Hashizume Yutaka Hata Tomomi Nishida Hiroyuki Yotsuyanagi Yukiya Miura Current testable design of resistor string DACs PROCEEDINGS OF THE 16TH ASIAN TEST SYMPOSIUM 1081-7735 399 + 20070000 10.1109/ATS.2007.94 read0054346/published_papers/28785589 Hiroshi Takahashi Yoshinobu Higami Shuhei Kadoyama Takashi Aikyo Yuzo Takamatsu Koji Yamazaki Toshiyuki Tsutsumi Hiroyuki Yotsuyanagi Masaki Hashizume Clues for modeling and diagnosing open faults with considering adjacent lines PROCEEDINGS OF THE 16TH ASIAN TEST SYMPOSIUM 1081-7735 39 + 20070000 10.1109/ATS.2007.34 read0054346/published_papers/27531960 Hiroshi Takahashi Yoshinobu Higami Toru Kikkawa Takashi Aikyo Yuzo Takamatsu Koji Yamazaki Toshiyuki Tsutsumi Hiroyuki Yotsuyanagi Masaki Hashizume Test generation and diagnostic test generation for open faults with considering adjacent lines DFT 2007: 22ND IEEE INTERNATIONAL SYMPOSIUM ON DEFECT AND FAULT-TOLERANCE IN VLSI SYSTEMS, PROCEEDINGS 1550-5774 0 0 243 251 20070000 10.1109/DFT.2007.11 read0054346/published_papers/28891910 Masato Nakanishi Masaki Hashizume Hiroyuki Yotsuyanagi Yukiya Miura A BIC sensor capable of adjusting IDDQ limit in tests PROCEEDINGS OF THE 15TH ASIAN TEST SYMPOSIUM 1081-7735 69 + 20060000 read0054346/published_papers/28883474 M Hashizume T Nishida H Yotsuyanagi T Tamesada Y Miura Current testable design of resistor string DACs DELTA 2006: THIRD IEEE INTERNATIONAL WORKSHOP ON ELECTRONIC DESIGN, TEST AND APPLICATIONS 197 + 20060000 read0054346/published_papers/18098628 H Yotsuyanagi T Kuchii S Nishikawa M Hashizume K Kinoshita Reducing scan shifts using configurations of compatible and folding scan trees JOURNAL OF ELECTRONIC TESTING-THEORY AND APPLICATIONS 1573-0727 21 6 613 620 20051200 10.1007/s10836-005-2719-2 2-s2.0-27844564818 read0054346/published_papers/47899031 Masahiro Ichimiya Masaki Hashizume Hiroyuki Yotsuyanagi Takeomi Tamesada Test equipment for CMOS lead open detection based on supply current under AC electric field application IPC - Electronic Circuits World Convention, Printed Circuits Expo, Apex, and the Designers Summit 2005, ECWC 10: The Perfect Fit 4 2046 2050 20050000 2-s2.0-84869053902 read0054346/published_papers/4555470 Isao Tsukimoto 月本 功 Masaki Hashizume 橋爪 正樹 Hiroyuki Yotsuyanagi 四柳 浩之 Takeomi Tamesada 為貞 建臣 Statistical Supply Current Test Method for Opens in TTL Circuits with IC Characteristics Variations ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法 Japan Institute of Electronics Packaging 社団法人エレクトロニクス実装学会 Journal of The Japan Institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 8 3 199 207 20050000 10.5104/jiep.8.199 2-s2.0-85009648583 read0054346/published_papers/29802310 Masaki Hashizume Masahiro Ichimiya Hiroyuki Yotsuyanagi Takeomi Tamesada Electric field for detecting open leads in CMOS logic circuits by supply current testing Proceedings - IEEE International Symposium on Circuits and Systems 0271-4310 2995 2998 20050000 10.1109/ISCAS.2005.1465257 2-s2.0-67649208363 read0054346/published_papers/28701460 M Hashizume M Ichimiya H Yotsuyanagi T Tamesada Electric field for detecting open leads in CMOS logic circuits by supply current testing 2005 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS (ISCAS), VOLS 1-6, CONFERENCE PROCEEDINGS 0271-4302 2995 2998 20050000 read0054346/published_papers/29707259 Masahiro Ichimiya Masaki Hashizume Hiroyuki Yotsuyanagi Takeomi Tamesada A test circuit for pin shorts generating oscillation in CMOS logic circuits Systems and Computers in Japan 0882-1666 35 13 10 20 20041130 10.1002/scj.10604 2-s2.0-9744240157 read0054346/published_papers/4555472 TAKAGI Masao HASHIZUME Masaki ICHIMIYA Masahiro YOTSUYANAGI Hiroyuki TAMESADA Takeomi Lead Open Detection Based on Supply Current of CMOS LSIs(<Special Section>Papers Selected from 2003 International Technical Conference on Circuits/Systems, Computers and Communications(ITC-CSCC 2003)) Lead open detection based on supply current of CMOS LSIs In this paper, a test method is proposed to detect lead opens in CMOS LSIs. The test method is based on supply current which flows when test input vectors and AC electric field are provided from the outside of the ICs. Also, an application method of the test input vectors is proposed in this paper. It is shown experimentally that lead opens of SSIs and LSIs will be detected by providing each of the test input vectors per the period of AC electric field applied. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE transactions on fundamentals of electronics, communications and computer sciences 0916-8508 87 6 1330 1337 20040601 read0054346/published_papers/28519933 M Takagi M Hashizume M Ichimiya H Yotsuyanagi T Tamesada Lead open detection based on supply current of CMOS LSIs IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES 1745-1337 E87A 6 1330 1337 20040600 read0054346/published_papers/18098629 M Hashizume T Matsushima T Shimamoto H Yotsuyanagi T Tamesada A Sakamoto Genetic state reduction method of incompletely specified machines IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES 1745-1337 E87A 6 1555 1563 20040600 read0054346/published_papers/4555473 M Hashizume H Yotsuyanagi T Tamesada Identification and frequency estimation of feedback bridging faults generating logical oscillation in CMOS circuits IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 0916-8532 E87D 3 571 579 20040300 read0054346/published_papers/4555471 YOTSUYANAGI Hiroyuki HASHIZUME Masaki TAMESADA Takeomi Test Sequence Generation for Test Time Reduction of IDDQ Testing(Test Generation and Compaction)(<Special Section>Test and Verification of VLSI) Test sequence generation for test time reduction of IDDQ testing In this paper, test time reduction for IDDQ testing is discussed. Although IDDQ testing is known to be effective to detect faults in CMOS circuit, test time of IDDQ testing is larger than that of logic testing since supply current is measured after a circuit is in its quiescent state. It is shown by simulation that test time of IDDQ test mostly depends on switching current. A procedure to modify test vectors and a procedure to arrange test vectors are presented for reducing the test time of IDDQ testing. A test sequence is modified such that switching current quickly disappears. The procedu... The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE transactions on information and systems 0916-8532 87 3 537 543 20040301 read0054346/published_papers/28502423 H Yotsuyanagi M Hashizume T Tamesada Test sequence generation for test time reduction of IDDQ testing IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 1745-1361 E87D 3 537 543 20040300 read0054346/published_papers/28534165 M Hashizume M Ichimiya H Yotsuyanagi T Tamesada Test circuit for CMOS lead open detection by supply current testing under AC electric field application 2004 47TH MIDWEST SYMPOSIUM ON CIRCUITS AND SYSTEMS, VOL I, CONFERENCE PROCEEDINGS 557 560 20040000 read0054346/published_papers/28524198 H Yotsuyanagi T Kuchii S Nishikawa M Hashizume K Kinoshita On configuring scan trees to reduce scan shifts based on a circuit structure DELTA 2004: SECOND IEEE INTERNATIONAL WORKSHOP ON ELECTRONIC DESIGN, TEST APPLICATIONS, PROCEEDINGS 269 274 20040000 read0054346/published_papers/28520498 M Hashizume D Yoneda H Yotsuyanagi T Tada T Koyama Morita, I T Tamesada I-DDQ test method based on wavelet transformation for noisy current measurement environment 13TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 1081-7735 112 117 20040000 read0054346/published_papers/28520265 Tsukimoto, I M Hashizume H Yotsuyanagi T Tamesada Practical fault coverage of supply current tests for bipolar ICs DELTA 2004: SECOND IEEE INTERNATIONAL WORKSHOP ON ELECTRONIC DESIGN, TEST APPLICATIONS, PROCEEDINGS 189 194 20040000 read0054346/published_papers/28518761 M Hashizume T Akita H Yotsuyanagi T Tamesada CMOS open fault detection by appearance time of switching supply current DELTA 2004: SECOND IEEE INTERNATIONAL WORKSHOP ON ELECTRONIC DESIGN, TEST APPLICATIONS, PROCEEDINGS 183 188 20040000 read0054346/published_papers/28509571 D Ezaki M Hashizume H Yotsuyanagi T Tamesada A power supply circuit recycling charge in adiabatic dynamic CMOS logic circuits DELTA 2004: SECOND IEEE INTERNATIONAL WORKSHOP ON ELECTRONIC DESIGN, TEST APPLICATIONS, PROCEEDINGS 306 311 20040000 read0054346/published_papers/18098619 Masahiro Ichimiya 一宮 正博 Masaki Hashizume 橋爪 正樹 Hiroyuki Yotsuyanagi 四柳 浩之 Takeomi Tamesada 為貞 建臣 Pin Open Detection for CMOS Logic ICs by Measuring Supply Current under AC Electric Field CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法 社団法人エレクトロニクス実装学会 journal of the japan institute of electronics packaging エレクトロニクス実装学会誌 1884-121x 6 2 140 146 20040000 10.5104/jiep.6.140 2-s2.0-85009545243 read0054346/published_papers/4555474 YOTSUYANAGI Hiroyuki IWAKIRI Taisuke HASHIZUME Masaki TAMESADA Takeomi Test Pattern Generation for CMOS Open Defect Detection by Supply Current Testing under AC Electric Field(Test)(<Special Issue>Dependable Computing) Test pattern generation for CMOS open defect detection by supply current testing under AC electric field In this paper, supply current testing for detecting open defects in CMOS circuits is discussed. It is known that open defects cause unpredictable faulty effects and are difficult to be detected. In our test method, an AC electric field is applied during testing. The voltage at a floating node caused by an open defect is varied by the applied electric field and then the defect can be detected. The test pattern generation procedure for open defects is proposed and is applied to benchmark circuits. The experimental results shows that the number of test vectors for opens are much smaller than t... The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE transactions on information and systems 0916-8532 86 12 2666 2673 20031201 read0054346/published_papers/28537365 H Yotsuyanagi T Iwakiri M Hashizume T Tamesada Test pattern generation for CMOS open defect detection by supply current testing under AC electric field IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 1745-1361 E86D 12 2666 2673 20031200 read0054346/published_papers/18098603 ICHIMIYA Masahiro 一宮 正博 HASHIZUME Masaki 橋爪 正樹 YOTSUYANAGI Hiroyuki 四柳 浩之 TAMESADA Takeomi 為貞 建臣 A Test Circuit for Pin Shorts Generating Oscillation in CMOS Logic Circuits CMOS論理回路の発振を生じるICピン短絡故障検出回路(フォールトトレランス) 一般社団法人電子情報通信学会 The transactions of the Institute of Electronics, Information and Communication Engineers. D-I 電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理 0915-1915 86 6 402 411 20030601 read0054346/published_papers/4555475 Masaki Hashizume 橋爪 正樹 Eiji Tasaka 田坂 英司 Hiroyuki Yotsuyanagi 四柳 浩之 Toshihiro Kayahara 為貞 建臣 Takeomi Tamesada 茅原 敏広 Ikuro Morita 森田 郁朗 Takahiro Oie 大家 隆弘 A Supply Current Test Method for Bridging Faults in CMOS Microprocessor Based Circuits CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法 Japan Institute of Electronics Packaging 社団法人エレクトロニクス実装学会 journal of the japan institute of Electronics Packaging エレクトロニクス実装学会誌 1884-121X 6 7 564 572 20030000 10.5104/jiep.6.564 2-s2.0-85009579121 read0054346/published_papers/28567004 M Hashizume T Takeda H Yotsuyanagi T Tamesada Y Miura K Kinoshita A BIST circuit for I-DDQ tests ATS 2003: 12TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 390 395 20030000 read0054346/published_papers/28538227 H Yotsuyanagi T Kuchii S Nishikawa M Hashizume K Kinoshita Reducing scan shifts using folding scan trees ATS 2003: 12TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 6 11 20030000 read0054346/published_papers/18098607 H Yotsuyanagi M Hashizume T Tamesada Sequential redundancy removal using test generation and multiple strongly unreachable states IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 1745-1361 E85D 10 1605 1608 20021000 read0054346/published_papers/18098605 M Hashizume T Takeda M Ichimiya H Yotsuyanagi Y Miura K Kinoshita IDDQ test time reduction by high speed charging of load capacitors of CMOS logic gates IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 1745-1361 E85D 10 1534 1541 20021000 read0054346/published_papers/18098604 M Hashizume M Ichimiya H Yotsuyanagi T Tamesada CMOS open defect detection by supply current measurement under time-variable electric field supply IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 1745-1361 E85D 10 1542 1550 20021000 read0054346/published_papers/28608659 M Hashizume M Sato H Yotsuyanagi T Tamesada Power supply circuit for high speed operation of adiabatic dynamic CMOS logic circuits FIRST IEEE INTERNATION WORKSHOP ON ELECTRONIC DESIGN, TEST AND APPLICATIONS, PROCEEDINGS 459 461 20020000 read0054346/published_papers/28604799 H Yotsuyanagi M Hashizume T Iwakiri M Ichimiya T Tamesada Random pattern testability of the open defect detection method using application of time-variable electric field FIRST IEEE INTERNATION WORKSHOP ON ELECTRONIC DESIGN, TEST AND APPLICATIONS, PROCEEDINGS 387 391 20020000 read0054346/published_papers/28577906 H Yotsuyanagi M Hashizume T Tamesada Test time reduction for I-DDQ testing by arranging test vectors PROCEEDINGS OF THE 11TH ASIAN TEST SYMPOSIUM (ATS 02) 423 428 20020000 read0054346/published_papers/18098602 HASHIZUME Masaki HOSHIKA Hiroshi YOTSUYANAGI Hiroyuki TAMESADA Takeomi Testable Static CMOS PLA for IDDQ Testing(Special Section on Papers Selected from ITC-CSCC 2000) Testable static CMOS PLA for IDDQ testing A new IDDQ tastable design method is proposed for static CMOS PLA circuits. A testable PLA circuit of NOR-NOR type is designed using this method. It is shown that all bridging faults in NOR planes of the tastable designed PLA circuit can be detected by IDDQ testing with 4 sets of test input vectors. The test input vectors are independent of the logical functions to be realized in the PLA circuit. PLA circuits are designed using this method so that the quiescent supply current generated when they are tested will be zero. Thus, high resolution of IDDQ tests for the PLA circuits can be obtaine... 一般社団法人電子情報通信学会 IEICE transactions on fundamentals of electronics, communications and computer sciences 0916-8508 84 6 1488 1495 20010601 read0054346/published_papers/29106755 M Hashizume M Ichimiya H Yotsuyanagi T Tamesada CMOS open defect detection based on supply current in time-variable electric field and supply voltage application 10TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 117 122 20010000 read0054346/published_papers/29100602 M Hashizume M Ichimiya H Yotsuyanagi T Tamesada CMOS open defect detection by supply current test DESIGN, AUTOMATION AND TEST IN EUROPE, CONFERENCE AND EXHIBITION 2001, PROCEEDINGS 509 513 20010000 read0054346/published_papers/29092282 H Yotsuyanagi M Hashizume T Iwakiri M Ichimiya T Tamesada Test pattern for supply current test of open defects by applying time-variable electric field 2001 IEEE INTERNATIONAL SYMPOSIUM ON DEFECT AND FAULT TOLERANCE IN VLSI SYSTEMS, PROCEEDINGS 1550-5774 287 295 20010000 read0054346/published_papers/29079425 T Takeda M Hashizume M Ichimiya H Yotsuyanagi Y Miura K Kinoshita I-DDQ sensing technique for high speed IDDQ testing 10TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 111 116 20010000 read0054346/published_papers/29075039 H Yotsuyanagi S Hata M Hashizume T Tarnesada Sequential redundancy removal using test generation and multiple unreachable states 10TH ASIAN TEST SYMPOSIUM, PROCEEDINGS 23 28 20010000 read0054346/published_papers/47433580 Masaki Hashizume Hiroyuki Yotsuyanagi Takeomi Tamesada Masashi Takeda Testability analysis of IDDQ testing with large threshold value IEEE IEEE International Workshop on Defect and Fault Tolerance in VLSI Systems 1063-6722 367 375 20000000 2-s2.0-0034517501 read0054346/published_papers/28391898 M Hashizume H Yotsuyanagi T Tamesada M Takeda Testability analysis of IDDQ testing with large threshold value IEEE INTERNATIONAL SYMPOSIUM ON DEFECT AND FAULT TOLERANCE IN VLSI SYSTEMS, PROCEEDINGS 1550-5774 367 375 20000000 read0054346/published_papers/28371915 M Hashizume H Yotsuyanagi M Ichimiya T Tamesada M Takeda High speed IDDQ test and its testability for process variation PROCEEDINGS OF THE NINTH ASIAN TEST SYMPOSIUM (ATS 2000) 342 349 20000000 read0054346/published_papers/28352393 M Hashizume H Hoshika H Yotsuyanagi T Tamesada IDDQ testable design of static CMOS PLAs 2000 IEEE INTERNATIONAL WORKSHOP ON DEFECT BASED TESTING, PROCEEDINGS 70 75 20000000 read0054346/published_papers/47414266 Masaki Hashizume Hiroyuki Yotsuyanagi Takeomi Tamesada Identification of feedback bridging faults with oscillation Proceedings of the Asian Test Symposium 1081-7735 25 30 19990000 2-s2.0-0033337028 read0054346/published_papers/18098606 Hiroyuki Yotsuyanagi YOTSUYANAGI H. Kozo Kinoshita Finding Unreachable States of Sequential Circuits Technology Reports of the Osaka University 49 2344 49 55 19990000 read0054346/published_papers/18098608 YOTSUYANAGI Hiroyuki 四柳 浩之 KAJIHARA Seiji 梶原 誠司 KINOSHITA Kozo 樹下 行三 A Redundancy Removal Method for Sequential Circuits Based on Unreachable States 縮退故障の存在する論理回路の出力系列が正常回路の出力系列と等しくなるとき, 故障に対応する信号線を除去することで回路を簡単化できる.故障に対応する信号線が除去できるとき, その故障は除去可能であると言う.本論文では除去可能な縮退故障の一部を容易に求める手法を提案する.提案手法ではいかなる状態からも遷移させることのできない到達不能状態に基づいて検出不能故障を求め, その状態が故障回路において到達不能であるか否かによりその故障の除去可能性を判定する.本手法では判定に用いる状態を到達不能状態に限るため, フリップフロップ数の多い回路に対しても適用可能である.ベンチマーク回路に対する実験結果より多くの冗長部分が除去されることを示す.また, テスト生成の結果から本手法の適用により回路のテスタビリティが向上することも示す. 一般社団法人電子情報通信学会 The Transactions of the Institute of Electronics, Information and Communication Engineers D-I 0915-1915 J81-D-I 2 204 212 19980225 read0054346/published_papers/28470642 H Yotsuyanagi K Kinoshita Undetectable fault removal of sequential circuits based on unreachable states 16TH IEEE VLSI TEST SYMPOSIUM, PROCEEDINGS 1093-0167 176 181 19980000 read0054346/published_papers/18098610 H Yotsuyanagi S Kajihara K Kinoshita Synthesis of sequential circuits by redundancy removal and retiming JOURNAL OF ELECTRONIC TESTING-THEORY AND APPLICATIONS 0923-8174 11 1 81 92 19970800 read0054346/published_papers/18098611 H YOTSUYANAGI S KAJIHARA K KINOSHITA RETIMING FOR SEQUENTIAL-CIRCUITS WITH A SPECIFIED INITIAL-STATE AND ITS APPLICATION TO TESTABILITY ENHANCEMENT IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS 0916-8532 E78D 7 861 867 19950700 read0054346/published_papers/47344875 Hiroyuki Yotsuyanagi Seiji Kajihara Kozo Kinoshita Resynthesis for sequential circuits designed with a specified initial state Proceedings of the IEEE VLSI Test Symposium 152 157 19950000 2-s2.0-0029237362 read0054346/published_papers/28757576 H YOTSUYANAGI S KAJIHARA K KINOSHITA Synthesis for testability by sequential redundancy removal using retiming TWENTY-FIFTH INTERNATIONAL SYMPOSIUM ON FAULT-TOLERANT COMPUTING, DIGEST OF PAPERS 0731-3071 33 40 19950000 read0054346/misc/47339897 四柳浩之 Testing and design for testability techniques for 3D stacked ICs 3次元積層チップの実装テストとテスト容易化設計 電気学会全国大会講演論文集(CD-ROM) 2024 null null 20240000 read0054346/misc/47339894 吉村俊哉 四柳浩之 橋爪正樹 An FPGA Implementation of Design for Testability Circuit for Detecting Resistive Interconnect Opens 半断線故障検査容易化設計のFPGAへの実装に関する検討 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 38th null null 20240000 read0054346/misc/47339900 有元康滋 四柳浩之 橋爪正樹 A Study on Boundary Scan Design for Testing Interconnects between ICs in a Stand-by Mode 待機モードICからの配線テスト可能なバウンダリスキャン設計についての検討 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 37th null null 20230000 read0054346/misc/47339899 大松正男 大寺佑都 四柳浩之 橋爪正樹 LU S-K Detectability of Resistive Open Defects in Interconnect Tests with Analog Relaxation Oscillators アナログ素子のみで構成する弛緩発振器によるIC間抵抗断線の検出可能性調査 マイクロエレクトロニクスシンポジウム論文集 2434-396X 33rd null null 20230000 read0054346/misc/47339898 赤松大地 東海翔午 四柳浩之 橋爪正樹 On Reducing Area Overhead of BIST for Approximate Multiplier Considering Truncated Bits 切り捨てビットを考慮する近似乗算器用BIST回路の面積削減について 電子情報通信学会技術研究報告(Web) 2432-6380 123 258(VLD2023 30-79) null null 20230000 read0054346/misc/47339896 有元康滋 四柳浩之 奥本裕也 宮谷康希 橋爪正樹 On the Evaluation of Boundary Scan Design for Testing Interconnects between ICs in a Stand-by Mode 待機モードICの配線検査可能なバウンダリスキャンの動作検証 電気・電子・情報関係学会四国支部連合大会講演論文集(CD-ROM) 2023 null null 20230000 read0054346/misc/47339895 小松原滉人 大松正男 四柳浩之 橋爪正樹 Temperature Dependence on Amplitude of Invertor in Comparator of Offset Cancellation Type オフセットキャンセル型コンパレータ内インバータゲートの増幅度の温度依存性 電気・電子・情報関係学会四国支部連合大会講演論文集(CD-ROM) 2023 null null 20230000 read0054346/misc/43369674 有元 康滋 牧野 紘史 四柳 浩之 橋爪 正樹 On Test Time Reduction by Selecting Cells for Observing Delay Using Boundary Scan with Embedded TDC TDC組込型バウンダリスキャンの観測セル部分選択による検査時間削減について The Japan Institute of Electronics Packaging 一般社団法人エレクトロニクス実装学会 Proceedings of JIEP Annual Meeting エレクトロニクス実装学術講演大会講演論文集 35 18B2-02 null 20210000 10.11486/ejisso.35.0_18b2-02 1390854717771692160 read0054346/misc/43369676 知野 遥香 菊池 愁也 四柳 浩之 橋爪 正樹 TDC 組込み型バウンダリスキャンを用いる信号遅延監視システムの検討 近年，BGAIC や挟ピッチ IC による基板への高密度実装が行われている．そのため，実装時のはんだ接続不良が原因で信号の遅延時間がわずかにシフトする微小遅延が顕在化している．微小遅延故障は経年劣化によって論理値異常が生じる故障に成長し，誤動作を引き起こす可能性がある．本稿では，経年劣化による遅延量の増加をモニターするためのシステムについて検討する． 提案法では，検査容易化設計手法の一つとして提案済の TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を実装した IC をマイコンによって制御し，信号遅延量の測定，確認を行う． 一般社団法人エレクトロニクス実装学会 エレクトロニクス実装学術講演大会講演論文集 34 4C1-04 null 20200000 10.11486/ejisso.34.0_4c1-04 1390853179620694784 read0054346/misc/37559880 中西遼太郎 四柳浩之 橋爪正樹 樋上喜信 高橋寛 A study on temperature dependence on discrimination of resistive opens using machine learning-based anomaly detection 機械学習の異常検知による半断線故障判別法における温度依存性の検討 電子情報通信学会技術研究報告 0913-5685 119 420(DC2019 86-97)(Web) null null 20200000 read0054346/misc/43369680 池内 康祐 神田 道也 平井 智士 四柳 浩之 橋爪 正樹 バウンダリスキャンテスト回路を用いた待機モード時電気試験を可能にするTAPCの開発 バウンダリスキャンテスト回路を内蔵したIC間配線において市場出荷後に発生する断線不良を， 市場での待機モード実行時に電気試験法での検出を可能にするタップコントローラ(TAPC)を設計した． そのコントローラを内蔵したICを試作し実験で待機モード試験が可能か調査した結果を報告する． 一般社団法人エレクトロニクス実装学会 エレクトロニクス実装学術講演大会講演論文集 33 12D1-01 null 20190000 10.11486/ejisso.33.0_12d1-01 1390290229667247488 read0054346/misc/43369679 曽根田 伴奈 神田 道也 四柳 浩之 橋爪 正樹 Shyue-Kung Lu 電気試験法による実装基板内抵抗断線の出荷後検出法 一般社団法人 エレクトロニクス実装学会 マイクロエレクトロニクスシンポジウム論文集 2434-396X 29 131 134 20190000 10.11486/mes.29.0_131 1390296841718787456 read0054346/misc/43369678 池内 康祐 神田 道也 四柳 浩之 橋爪 正樹 Shyue-Kung Lu バウンダリスキャンテストによる3D IC内ダイ間抵抗断線検出可能性調査 一般社団法人 エレクトロニクス実装学会 マイクロエレクトロニクスシンポジウム論文集 2434-396X 29 127 130 20190000 10.11486/mes.29.0_127 1390578316695479808 read0054346/misc/43369677 菊池 愁也 新開 颯馬 四柳 浩之 橋爪 正樹 TDC組込型バウンダリスキャン設計を用いる微小遅延故障検査における遅延ばらつき影響調査 ICの高集積化に伴い，回路の遅延時間がわずかにシフトする微小遅延故障が顕在化している．微小遅延故障を検出する検査容易化設計手法の一つとして，TDC(Time-to-Digital Converter)組込み型バウンダリスキャン(TDCBS)を提案している．本論文では，TDCBSを組み込んだ試作ICの実測による遅延付加部の評価を行う．また，遅延付加部における製造ばらつきの影響を考慮する遅延測定手法の検討を行う． 一般社団法人エレクトロニクス実装学会 エレクトロニクス実装学術講演大会講演論文集 33 12D1-03 null 20190000 10.11486/ejisso.33.0_12d1-03 1390853179619968128 read0054346/misc/43369710 谷口 公貴 四柳 浩之 橋爪 正樹 自動生成パターンの微小遅延故障検査用回路への適用性検討—Study on the Applicability of ATPG Pattern for DFT Circuit—VLSI設計技術 ; デザインガイア2018 : VLSI設計の新しい大地 電子情報通信学会 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 0913-5685 118 334 131 136 20181200 1520009408094422016 read0054346/misc/43369709 平井 智士 四柳 浩之 橋爪 正樹 TDC組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減—Test Time Reduction by Separating Delay Lines in Boundary Scan Circuit with Embedded TDC—VLSI設計技術 ; デザインガイア2018 : VLSI設計の新しい大地 電子情報通信学会 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 0913-5685 118 334 119 124 20181200 1520009408562802560 read0054346/misc/30591547 平井 智士 四柳 浩之 橋爪 正樹 Reduction of Wire Length by Reordering Delay Elements in Boundary Scan Circuit with Embedded TDC TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減 (ディペンダブルコンピューティング) 電子情報通信学会 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 0913-5685 117 444 13 18 20180220 read0054346/misc/43369675 神田 道也 薮井 大輔 四柳 浩之 橋爪 正樹 Detectability of Resistive Open Defects in Assembled PCB Circuits by Boundary Scan Testing after Shipping to a Market 実装基板回路内抵抗断線のバウンダリスキャンテストによる出荷後検出能力評価 The Japan Institute of Electronics Packaging 一般社団法人 エレクトロニクス実装学会 Proceedings of Microelectronics Symposium マイクロエレクトロニクスシンポジウム論文集 2434-396X 28 185 188 20180000 10.11486/mes.28.0_185 1390282752347797632 read0054346/misc/30591548 神原 東風 大谷 航平 四柳 浩之 橋爪 正樹 Design to Improve Open Defect Detection for Test Based on IDDT Appearance Time IDDT出現時間に基づく検査法の断線故障検出能力向上のための設計 (VLSI設計技術) -- (デザインガイア2017 : VLSI設計の新しい大地) 電子情報通信学会 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 0913-5685 117 273 125 130 20171106 read0054346/misc/26724802 片山知拓 四柳浩之 橋爪正樹 樋上喜信 高橋寛 パス順位比較を用いる半断線故障の検査可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2017 ROMBUNNO.10-3 null 20170916 read0054346/misc/37283235 薮井 大輔 四柳 浩之 橋爪 正樹 Online Interconnect Test Method of Assembled PCB Circuits with BC-1 Type Boundary Scan Cells of IEEE Std. 1149.1 IEEE Std.1149.1のBC_1タイプのバウンダリスキャンセルを用いた実装基板のオンライン配線検査法 エレクトロニクス実装学会 マイクロエレクトロニクスシンポジウム論文集 27 351 354 20170829 read0054346/misc/22691810 神原東風 四柳浩之 橋爪正樹 I_DDT出現時間差を用いる検査法のための低遷移パターンの故障検出率調査 電子情報通信学会大会講演論文集(CD-ROM) 1349-144X 2017 ROMBUNNO.D-10-5 null 20170307 read0054346/misc/22691812 大谷航平 菅大介 四柳浩之 橋爪正樹 電荷注入回数によるIC間配線の試験回路 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 31st ROMBUNNO.6B2-2 null 20170306 read0054346/misc/22691811 薮井大輔 四柳浩之 橋爪正樹 バウンダリスキャンテスト回路を用いた実装基板のオンライン配線試験法 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 31st ROMBUNNO.6B2-1 null 20170306 read0054346/misc/22691813 二関 森人 細川 利典 吉村 正義 新井 雅之 四柳 浩之 橋爪 正樹 An Untestable Fault Identification Method for Sequential Circuits Based on SAT Using Unreachable States 到達不能状態を用いたSATベース順序回路のテスト不能故障判定法 (ディペンダブルコンピューティング) 電子情報通信学会 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 0913-5685 116 466 29 34 20170221 read0054346/misc/22691814 河塚信吾 四柳浩之 橋爪正樹 Design of TDC Embedded in Scan FFs for Testing Small Delay Faults 微小遅延故障テストのためのTDC組込み型スキャンFFの設計について 電子情報通信学会技術研究報告 0913-5685 116 331(DC2016 38-63) 105-110 null 20161121 read0054346/misc/22691825 河塚信吾 四柳浩之 橋爪正樹 TDC組込み型スキャンFFの遅延分解能へのばらつきの影響調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-10 null 20160917 read0054346/misc/22691824 伊勢幸太郎 四柳浩之 橋爪正樹 樋上喜信 高橋寛 隣接線の信号遷移を用いる半断線故障判別法の断線位置に対する有効性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.10-1 null 20160917 read0054346/misc/22691823 掛江庸平 四柳浩之 橋爪正樹 実験によるIC内組込み型I_DDT出現時間検出回路の断線検出可能性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-6 null 20160917 read0054346/misc/22691822 三好大地 四柳浩之 橋爪正樹 I_DDT出現時間を用いる断線故障検査法の伝搬不能故障検出に対する有効性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.10-3 null 20160917 read0054346/misc/22691821 岡本匡史 踊場明宏 ALI Fara Ashikin Binti 四柳浩之 橋爪正樹 LU Shyue‐Kung ダイオードとnMOSからなる電気検査回路による容量断線の実験による検出可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-2 null 20160917 read0054346/misc/22691820 踊場明宏 四柳浩之 橋爪正樹 LU Shyue‐Kung 組込み型電気検査回路による3D IC内容量断線の進行過程検出の可能性 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-3 null 20160917 read0054346/misc/22691819 伊喜利勇貴 南原康亮 四柳浩之 橋爪正樹 LU Shyue‐Kung nMOSダイオード組込型検査回路を用いたIC間配線の電気検査用不良判定しきい値の導出 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-1 null 20160917 read0054346/misc/22691818 藤谷和依 四柳浩之 橋爪正樹 論理値割当隣接線選択と故障顕在化しきい値の断線故障用テスト生成時間への影響 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.10-2 null 20160917 read0054346/misc/22691817 田中聖也 月本功 四柳浩之 橋爪正樹 電流テストによる出力リード浮き検出時の隣接配線からの交流電界印加電圧 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-4 null 20160917 read0054346/misc/22691816 森亮介 四柳浩之 橋爪正樹 TDC組込み型バウンダリスキャンを用いる遅延故障検査でのチップ間ばらつき補正 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.10-4 null 20160917 read0054346/misc/22691815 大谷航平 菅大介 四柳浩之 橋爪正樹 電荷注入量による断線不良検出の回路規模に対する影響調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2016 ROMBUNNO.9-5 null 20160917 read0054346/misc/22691827 BINTI Ali Fara Ashikin 梅津翔一 伊喜利勇貴 四柳浩之 橋爪正樹 LU Shyue‐Kung バウンダリスキャンテスト回路を有しないICの電流テストによるリード浮き検出法 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 30th ROMBUNNO.23A2-2 null 20160322 read0054346/misc/22691826 宮部拓海 四柳浩之 橋爪正樹 ROTH Zvi 組込型DC刺激信号印加回路を用いた電流テストによるICのリード浮き検出の可能性 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 30th ROMBUNNO.23A2-3 null 20160322 read0054346/misc/22691828 藤谷和依 四柳浩之 橋爪正樹 樋上喜信 高橋寛 Reduction of open fault test pattern generation time by selection of adjacent lines for assigning logic value 論理値割当隣接線の選択による断線故障用テスト生成時間の削減 電子情報通信学会 電子情報通信学会技術研究報告 0913-5685 115 449(DC2015 86-96) 13-18 18 20160210 read0054346/misc/22691904 Takumi Miyabe Masaki Hashizume Hiroyuki Yotsuyanagi Shyue-Kung Lu Zvi Roth A Built-in Electrical Test Circuit for Detecting Open Leads in Assembled PCB Circuits 2016 International Conference on Electronics Packaging (ICEP) 451 455 20160000 10.1109/ICEP.2016.7486867 2-s2.0-84978245217 read0054346/misc/22691903 Kouhei Ohtani Masaki Hashizume Daisuke Suga Hiroyuki Yotsuyanagi Shyue-Kung Lu A Power Supply Circuit for Interconnect Tests Based on Injected Charge Volume of 3D IC 2016 IEEE CPMT SYMPOSIUM JAPAN (ICSJ) 2373-5449 139 140 20160000 10.1109/ICSJ.2016.7801303 2-s2.0-85010664460 read0054346/misc/22691902 Fara Ashikin Binti Ali Masaki Hashizume Yuki Ikiri Hiroyuki Yotsuyanagi Shyue-Kung Lu Testability for Resistive Open Defects by Electrical Interconnect Test of 3D ICs without Boundary Scan Flip Flops 2016 IEEE CPMT SYMPOSIUM JAPAN (ICSJ) 2373-5449 137 138 20160000 10.1109/ICSJ.2016.7801302 2-s2.0-85010669834 read0054346/misc/22691901 Masaki Hashizume Akihiro Odoriba Hiroyuki Yotsuyanagi Shyue-Kung Lu A Built-in Defective Level Monitor of Resistive Open Defects in 3D ICs with Logic Gates 2016 IEEE CPMT SYMPOSIUM JAPAN (ICSJ) 2373-5449 99 102 20160000 10.1109/ICSJ.2016.7801299 2-s2.0-85010688871 read0054346/misc/22691831 森亮介 四柳浩之 橋爪正樹 遅延故障検査容易化回路を用いる同時検査対象経路選択条件の検討 電子情報通信学会技術研究報告 0913-5685 115 338(VLD2015 38-76) 25-30 null 20151124 read0054346/misc/22691830 伊勢幸太郎 四柳浩之 橋爪正樹 樋上喜信 高橋寛 隣接線の信号遷移による遅延変動を用いる半断線故障の判別法について 電子情報通信学会技術研究報告 0913-5685 115 338(VLD2015 38-76) 31-36 null 20151124 read0054346/misc/22691846 田中聖也 月本功 四柳浩之 橋爪正樹 電流テストにおける交流電界印加用電圧波形形状によるI_DDQ出現時間の比較 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-11 null 20150926 read0054346/misc/22691845 三好大地 四柳浩之 橋爪正樹 I_DDT出現時間を用いた断線故障検出法のためのテストパターン順序付けに関する一考察 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-14 null 20150926 read0054346/misc/22691844 石場隆之 四柳浩之 橋爪正樹 微小遅延故障検査用遅延測定回路内の遅延付加部の改良 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-10 null 20150926 read0054346/misc/22691843 森亮介 四柳浩之 橋爪正樹 TDC組込み型バウンダリスキャンを用いた2経路同時遅延測定の実測による評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-11 null 20150926 read0054346/misc/22691842 踊場明宏 四柳浩之 橋爪正樹 LU Shyne‐Kung ダイオード付加検査用回路による3D IC内ダイ間容量断線の電気検査能力評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-6 null 20150926 read0054346/misc/22691841 臼井基記 四柳浩之 橋爪正樹 PRPGフィードバック制御とリシード回路を用いたBASTによるテストデータ量削減 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-13 null 20150926 read0054346/misc/22691840 伊喜利勇貴 橋爪正樹 四柳浩之 横山洋之 多田哲生 LU Shyne‐Kung 3D積層メモリ内TSV救済回路の伝搬遅延調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-7 null 20150926 read0054346/misc/22691839 南原康亮 四柳浩之 橋爪正樹 LU Shyne‐Kung nMOSスイッチを用いた組込型検査用回路を有するICのIC間断線の電気検査法の不良判定しきい値の導出 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-9 null 20150926 read0054346/misc/22691838 梶谷俊介 四柳浩之 橋爪正樹 CMOSイメージセンサ画素回路内欠陥の回路シミュレーションによる検査能力調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-8 null 20150926 read0054346/misc/22691837 濱田圭吾 四柳浩之 橋爪正樹 遅延故障用バウンダリスキャンによるTSV検査法に関する研究 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-4 null 20150926 read0054346/misc/22691836 菅大介 四柳浩之 橋爪正樹 電荷注入量によるIC間配線の電流テストの可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-3 null 20150926 read0054346/misc/22691835 宮部拓海 四柳浩之 橋爪正樹 ROTH Zvi 三角波刺激信号印加によるIC間配線の電流テストの可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.9-10 null 20150926 read0054346/misc/22691834 宮本陽平 四柳浩之 橋爪正樹 TSV故障検出回路におけるVDL回路部の遅延検出能力評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-5 null 20150926 read0054346/misc/22691833 伊勢幸太郎 四柳浩之 橋爪正樹 樋上喜信 高橋寛 隣接線の信号遷移を用いる多変量解析による半断線故障の検出可能性について 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-7 null 20150926 read0054346/misc/22691832 藤谷和依 四柳浩之 橋爪正樹 断線故障検査における並走距離を考慮した隣接線の論理値割当候補の削減 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2015 ROMBUNNO.10-6 null 20150926 read0054346/misc/22691848 白石雄大 橋爪正樹 四柳浩之 横山洋之 多田哲生 LU Shyue‐Kung SRAMのデータバス断線の電気検査法のしきい値の決定法 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 29th ROMBUNNO.17E5-4 null 20150316 read0054346/misc/22691847 橋爪正樹 踊場明宏 梅津翔一 BINTI Ali Fara Ashikin 四柳浩之 LU Shyue‐Kung 3次元実装IC内ダイ間配線の電気的抵抗断線検出用回路 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 29th ROMBUNNO.17E5-3 null 20150316 read0054346/misc/22691910 Akihiro Odoriba Shoichi Umezu Masaki Hashizume Hiroyuki Yotsuyanagi Fara Ashikin Binti Ali Shyue-Kung Lu A Testable Design for Electrical Interconnect Tests of 3D ICs 2015 International Conference on Electronic Packaging and iMAPS All Asia Conference (ICEP-IAAC) 718 722 20150000 10.1109/ICEP-IAAC.2015.7111105 2-s2.0-84936077882 read0054346/misc/22691908 Daisuke Suga Masaki Hashizume Hiroyuki Yotsuyanagi Shyue-Kung Lu Electrical Interconnect Test Method of 3D ICs by Injected Charge Volume 2015 INTERNATIONAL 3D SYSTEMS INTEGRATION CONFERENCE (3DIC 2015) 2164-0157 null null 20150000 10.1109/3DIC.2015.7334588 2-s2.0-84962274243 read0054346/misc/22691907 Hiroyuki Yotsuyanagi Akihiro Fujiwara Masaki Hashizume On TSV Array Defect Detection Method Using Two Ring-oscillators Considering Signal Transitions at Adjacent TSVs 2015 INTERNATIONAL 3D SYSTEMS INTEGRATION CONFERENCE (3DIC 2015) 2164-0157 null null 20150000 10.1109/3DIC.2015.7334594 2-s2.0-84962289242 read0054346/misc/22691906 Kosuke Nanbara Akihiro Odoriba Masaki Hashizume Hiroyuki Yotsuyanagi Shyue-Kung Lu Electrical Interconnect Test of 3D ICs Made of Dies without ESD Protection Circuits with a Built-in Test Circuit 2015 INTERNATIONAL 3D SYSTEMS INTEGRATION CONFERENCE (3DIC 2015) 2164-0157 null null 20150000 10.1109/3DIC.2015.7334592 2-s2.0-84962313695 read0054346/misc/22691905 Masaki Hashizume Shoichi Umezu Yuki Ikiri Fara Ashikin Binti Ali Hiroyuki Yotsuyanagi Shyue-Kung Lu Electrical Interconnect Test Method of 3D ICs without Boundary Scan Flip Flops IEEE CPMT SYMPOSIUM JAPAN 2015, (ICSJ 2015) 2373-5449 140 143 20150000 10.1109/ICSJ.2015.7357381 2-s2.0-84964061341 read0054346/misc/37372353 宮本 陽平 四柳 浩之 橋爪 正樹 Investigation of the area reduction of observation part and control part in TSV fault detection circuit TSV故障検出回路の制御部改良および観測部における面積削減の検討 故障 TSV で発生する遅延量は極めて小さく，故障検出が困難である．そこで，隣接 TSV を考慮した TSV 故障検出回路が提案されている．しかし，従来の回路では各 TSV に FF を追加し検査対象 TSV の指定を行うため，TSV の増加に伴い回路面積の増大が問題となる．また遅延検出回路として使用される VDL(Vernier Delay Line) の分解能と回路面積の関係についての評価はされていなかった．本研究では，TSV 故障検出回路の回路面積の削減のため，コア検査用として組み込まれている BSC(Boundary Scan Cell) を利用しての制御部の改良と VDL 回路部内のゲート段数評価を行った．Since delay caused by an open TSV is usually very small, it is defficult to detect. Therefore, we have proposed a TSV fault detection circuit considering the effects of adjacent TSVs. However, the previous detection circuit requires to add a FF for each TSV to select a target TSV. Therefore, the method results in large area over head. In addition, the relation of resolution and circuit area of VDL(Vernier Delay Line) used as a delay detection circuit has not been evaluated. In this study, in order to decrease circuit area of the TSV fault detection circuit, we improved the control part using BSC(Boundary Scan Cell). In addition, we also evaluate the most suitable number of delay gates in the VDL for small circuit area. 研究報告システムとLSIの設計技術(SLDM) 2014 11 1 6 20141119 read0054346/misc/22691849 宮本陽平 四柳浩之 橋爪正樹 TSV故障検出回路の制御部改良および観測部における面積削減の検討 電子情報通信学会技術研究報告 0913-5685 114 328(VLD2014 72-112) 3 8 20141119 read0054346/misc/22691856 菅大介 四柳浩之 橋爪正樹 ICへの電荷注入量による電流テストの可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.9-4 null 20140912 read0054346/misc/22691855 臼井基記 四柳浩之 橋爪正樹 テストデータ量削減のためのPRPGのループ制御を用いたBASTの検討 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.10-4 null 20140912 read0054346/misc/22691854 南原康亮 四柳浩之 橋爪正樹 検査容易化入力保護回路を有するICのIC間断線の電気検査法の不良判定しきい値の導出 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.9-5 null 20140912 read0054346/misc/22691853 濱田圭吾 四柳浩之 橋爪正樹 遅延故障検査容易化設計用タイミング余裕計測回路の提案 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.10-3 null 20140912 read0054346/misc/22691852 松田卓磨 四柳浩之 橋爪正樹 隣接線論理割当の重複を抑制するビアオープン故障診断用テスト生成を用いた診断可能性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.10-1 null 20140912 read0054346/misc/22691851 姫尾勇気 芥川正武 四柳浩之 橋爪正樹 LU Shyue‐Kung 電気検査法による双方向信号線の断線検出用検査入力削減の可能性 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.9-6 null 20140912 read0054346/misc/22691850 石場隆之 四柳浩之 橋爪正樹 順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2014 ROMBUNNO.10-2 null 20140912 read0054346/misc/22691860 Mori R. 森凌太 Yotsuyanagi H. 四柳浩之 Hashizume M. 橋爪正樹 A-3-1 Test Data Reduction Method for BIST-Aided Scan Test by Controlling Scan Shift スキャンシフト動作を制御するBASTを用いたテストデータ量削減手法 The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the Society Conference of IEICE 電子情報通信学会大会講演論文集(CD-ROM) 1349-144X 2014 ROMBUNNO.A-3-1 45 20140909 read0054346/misc/22691859 Sakurai H. 櫻井浩希 Yotsuyanagi H. 四柳浩之 Hashizume M. 橋爪正樹 A-3-2 Verification of Measured Timing Slack Using Time-to-Digital Converter Embedded in Boundary Scan TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証 The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the Society Conference of IEICE 電子情報通信学会大会講演論文集(CD-ROM) 1349-144X 2014 ROMBUNNO.A-3-2 46 20140909 read0054346/misc/22691858 Umezu Shoichi 梅津翔一 Yotsuyanagi Hiroyuki 四柳浩之 Hashizume Masaki 橋爪正樹 C-12-33 A Built-in Electrical Test Circuit for Soft Open Defects at Interconnects between Dies in 3D ICs 3D IC内半断線配線検出用組み込み型電気検査回路 The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the Society Conference of IEICE 電子情報通信学会大会講演論文集(CD-ROM) 1349-144X 2014 2 ROMBUNNO.C-12-33 85 20140909 read0054346/misc/22691857 Fujiwara A. 藤原明大 Yotsuyanagi H. 四柳浩之 Hashizume M. 橋爪正樹 A-3-3 On defecting a fault in TSV away using double ring oscillators 複数リングオシレータを用いた格子状TSV故障検査に関する研究 The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the Society Conference of IEICE 電子情報通信学会大会講演論文集(CD-ROM) 1349-144X 2014 ROMBUNNO.A-3-3 47 20140909 read0054346/misc/22691861 梅津翔一 四柳浩之 橋爪正樹 Experimental Evaluation of IC Pin Open Detection with a Built-in Electrical Test Circuit 組み込み型電気検査回路によるICのピン浮き検査可能性実験 エレクトロニクス実装学会 マイクロエレクトロニクスシンポジウム論文集 24th 375-378 378 20140904 read0054346/misc/35378364 Tsukimoto Isao 月本 功 Ando Ryo 安藤 諒 Takagi Masao 高木 正夫 Yotsuyanagi Hiroyuki 四柳 浩之 Hashizume Masaki 橋爪 正樹 Supply Current Test under AC Electric Field for Detecting Open Faultson Soldering BGA LSI BGA LSIの実装時断線故障検出に対する交流電界印加による電流テスト The supply current test method for detecting open faults of CMOS LSI on the printed circuit board under the AC electric field was proposed in the past. In previous research, the test method have evaluated for the QFP LSI. However, BGA packages which have solder balls in the bottom-side of package have been used in recent years. Thus, usefulness of the current test method for the package was evaluated by the experiment. On the evaluation, "EPM2210F256C4N" manufactured by ALTERA Corporation which is CPLD with 256 solder balls have used. As the result, the opens of BGA LSI on the printed circuit board could be detected by the method. Moreover, it was confirmed that the voltage applying AC electric field for detecting opens on center of bottom-side on the package is larger than one of outside of the package. Kaawa National College of Technology 香川高等専門学校 香川高等専門学校研究紀要 2185-2391 5 135 140 20140600 read0054346/misc/22691862 Umezu Shoichi 梅津翔一 Yotsuyanagi Hiroyuki 四柳浩之 Hashizume Masaki 橋爪正樹 D-10-6 Tests of Capacitive Open Defects between ICs with a Built-in Electrical Test Circuit 組み込み型電気検査回路によるIC間容量断線検査 The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会大会講演論文集(CD-ROM) 1349-144X 2014 1 ROMBUNNO.D-10-6 125 20140304 read0054346/misc/22691864 MORI Ryota 森凌太 YOTSUYANAGI Hiroyuki 四柳浩之 HASHIZUME Masaki 橋爪正樹 Test Data Reduction Method for BIST-Aided Scan Test by Controlling Scan Shift and Partial Reset of Inverter Code BASTにおけるスキャンシフト制御および反転信号の部分リセットによるテストデータ量削減法 BIST-aided scan test (BAST) has been proposed as one of the techniques that enhances scan-based BIST. The BAST architecture can achieve high fault coverage by applying ATPG patterns to a circuit through the inverter block that flips some bits in random pattern generated by LFSR. In this paper, we propose a test pattern generation method for BAST that controls scan shift and applies partial reset of inverter code to reduce test data. The proposed method can reduce the number of BAST codes required inverter code by partial reset and generate effective LFSR patterns by controlling scanshift. We also show the effectiveness of our method by the experimental results for ISCAS 89 and ITC99 benchmark circuits. スキャンベースBISTの技術を応用した手法として,BIST内部で発生する擬似乱数パターンをインバータブロックで反転し,ATPGパターンを回路に印加することで高い故障検出率を得ることが出来るBAST(BIST-Aided Scan Test)が提案されている.本稿では,BASTにおけるテストデータ量削減のためのスキャンシフト制御および反転信号の部分リセット法を提案する.提案手法は,LFSRから出力されるパターンから,より有効なスキャンスライスのみを適宜使用し,また,反転信号の部分的なリセットを可能とすることでテストデータ量の削減が可能である.ISCAS89,ITC99ベンチマーク回路を対象回路として,提案手法のテストデータ量削減効果を評価する. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE technical report. Dependable computing 電子情報通信学会技術研究報告 0913-5685 113 430(DC2013 79-91) 55 60 20140203 read0054346/misc/22691863 櫻井浩希 四柳浩之 橋爪正樹 TDC組込み型バウンダリスキャン回路による遅延検出能力評価 電子情報通信学会技術研究報告 0913-5685 113 430(DC2013 79-91) 7 12 20140203 read0054346/misc/22691914 Yudai Shiraishi Masaki Hashizume Hiroyuki Yotsuyanagi Tetsuo Tada Shyue-Kung Lu Electrical Test Method of Open Defects at Data Buses in 3D SRAM IC 2014 INTERNATIONAL CONFERENCE ON ELECTRONICS PACKAGING (ICEP) 235 238 20140000 10.1109/ICEP.2014.6826696 2-s2.0-84903741590 read0054346/misc/22691913 Shoichi Umezu Masaki Hashizume Hiroyuki Yotsuyanagi A Built-in Supply Current Test Circuit for Pin Opens in Assembled PCBs 2014 INTERNATIONAL CONFERENCE ON ELECTRONICS PACKAGING (ICEP) 227 230 20140000 10.1109/ICEP.2014.6826694 2-s2.0-84903709572 read0054346/misc/22691912 Akira Ono Hiroyuki Yotsuyanagi Masaki Hashizume Pin Open Detection of BGA IC by Supply Current Testing 2014 INTERNATIONAL CONFERENCE ON ELECTRONICS PACKAGING (ICEP) 231 234 20140000 10.1109/ICEP.2014.6826695 2-s2.0-84903736715 read0054346/misc/22691911 Masaki Hashizume Shoichi Umezu Hiroyuki Yotsuyanagi Shyue-Kung Lu A Built-in Supply Current Test Circuit for Electrical Interconnect Tests of 3D ICs 2014 INTERNATIONAL 3D SYSTEMS INTEGRATION CONFERENCE (3DIC) 2164-0157 null null 20140000 10.1109/3DIC.2014.7152148 2-s2.0-84963878681 read0054346/misc/22691909 Kousuke Nambara Shoichi Umezu Hiroyuki Yotsuyanagi Masaki Hashizume Shyue-Kung Lu Threshold Value Estimation of Electrical Interconnect Tests with Scan FFs 2014 IEEE CPMT SYMPOSIUM JAPAN (ICSJ) 158 161 20140000 10.1109/ICSJ.2014.7009634 2-s2.0-84922827098 read0054346/misc/22691866 橋爪正樹 白石雄大 四柳浩之 多田哲生 LU Shyue‐Kung SRAMのデータバス断線故障の電気検査法 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 28th ROMBUNNO.6B-03 null 20140000 read0054346/misc/22691865 梅津翔一 四柳浩之 橋爪正樹 ICのピン浮きの電気検査用組み込み型電流センサ エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 28th ROMBUNNO.6B-04 null 20140000 read0054346/misc/22691882 二宮孝暢 四柳浩之 橋爪正樹 TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した微小遅延故障検査法 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-7 null 20130920 read0054346/misc/22691881 大栗裕人 四柳浩之 橋爪正樹 信号の伝送方向を考慮した半断線故障配線の遅延解析 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.10-15 null 20130920 read0054346/misc/22691880 梅津翔一 四柳浩之 橋爪正樹 ESD入力保護能力を低下させない検査容易化設計によるIC間配線の電気検査可能性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-15 null 20130920 read0054346/misc/22691879 姫尾勇気 芥川正武 四柳浩之 橋爪正樹 LU Shyue‐Kung 双方向信号線の電気的断線検査法の実験による検査能力評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-14 null 20130920 read0054346/misc/22691878 松川翔平 高橋寛 樋上喜信 四柳浩之 橋爪正樹 抵抗性オープン故障に対する診断用テスト生成 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.10-11 null 20130920 read0054346/misc/22691877 中村真規 四柳浩之 橋爪正樹 TSV故障検出回路制御用TSVの検査手法の検討 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-5 null 20130920 read0054346/misc/22691876 安藤諒 月本功 高木正夫 四柳浩之 橋爪正樹 交流電界印加時の電流テストによるBGA LSIのはんだボール断線故障検出 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-1 null 20130920 read0054346/misc/22691875 花房世規 四柳浩之 橋爪正樹 設計制約下におけるスキャンチェーン接続順変更によるBAST用テストデータ量削減手法 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.10-14 null 20130920 read0054346/misc/22691874 西條慎吾 四柳浩之 橋爪正樹 レイアウト設計した検査容易化CMOSセンサ回路の電気的検査可能性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-12 null 20130920 read0054346/misc/22691873 藤原明大 四柳浩之 橋爪正樹 隣接TSVの影響を考慮するTSV故障検査用リングオシレータの提案と評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-4 null 20130920 read0054346/misc/22691872 末永翔平 四柳浩之 橋爪正樹 組込み型IDDT出現時間検出回路の実験による評価用設計 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-13 null 20130920 read0054346/misc/22691871 山下淳 四柳浩之 橋爪正樹 樋上喜信 高橋寛 SAT手法による隣接線影響を考慮した微小遅延故障検査用テストパターン生成に関する一考察 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.10-12 null 20130920 read0054346/misc/22691870 森凌太 四柳浩之 橋爪正樹 反転信号のリセットを制御するBASTを用いたテストデータ量削減手法 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.10-13 null 20130920 read0054346/misc/22691869 池地大輔 四柳浩之 橋爪正樹 遅延故障検査容易化回路を用いた複数経路の同時検査可能性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-6 null 20130920 read0054346/misc/22691868 日下敬雄 四柳浩之 橋爪正樹 同一信号線上のビアオープン故障の隣接線影響を用いる診断可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-2 null 20130920 read0054346/misc/22691867 原口英 四柳浩之 多田哲生 LU Shyue‐Kung ROTH Zvi 橋爪正樹 電磁界シミュレーション値を用いた完全断線TSV出力電圧の高精度推定法 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2013 ROMBUNNO.9-3 null 20130920 read0054346/misc/22691884 小野安季良 高木正夫 四柳浩之 橋爪正樹 パッケージ内に電極を内蔵したICの入力部断線の交流電界印加時の電流テスト エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 27th ROMBUNNO.13B-08 null 20130300 read0054346/misc/22691883 橋爪正樹 芥川正武 LU Shyue‐Kung 四柳浩之 IEEE1149.1検査機構を用いた双方向信号線の電気テスト法 エレクトロニクス実装学会講演大会講演論文集(CD-ROM) 1880-4616 27th ROMBUNNO.13B-09 null 20130300 read0054346/misc/22691886 中村真規 四柳浩之 橋爪正樹 隣接TSVを考慮したTSV遅延故障検出法について 電子情報通信学会技術研究報告 0913-5685 112 429(DC2012 80-90) 31 36 20130206 read0054346/misc/22691918 Ei Haraguchi Masaki Hashizume Katsuya Manabe Hiroyuki Yotsuyanagi Tetsuo Tada Shyue-Kung Lu Zvi Roth Reduction Method of Number of Electromagnetic Simulation Times for Estimating Output Voltage at Hard Open TSV in 3D IC 2013 IEEE 3RD CPMT SYMPOSIUM JAPAN (ICSJ 2013) 2373-5449 null null 20130000 10.1109/ICSJ.2013.6756128 2-s2.0-84897487243 read0054346/misc/22691916 Shohei Suenaga Masaki Hashizume Hiroyuki Yotsuyanagi Tetsuo Tada Shyue-Kung Lu Built-in IDDT Appearance Time Sensor for Detecting Open Faults in 3D IC 2013 IEEE 3RD CPMT SYMPOSIUM JAPAN (ICSJ 2013) 2373-5449 null null 20130000 10.1109/ICSJ.2013.6756127 2-s2.0-84897567378 read0054346/misc/22691915 Shohei Suenaga Masaki Hashizume Hiroyuki Yotsuyanagi Shyue-Kung Lu Zvi Roth DFT for supply current testing to detect open defects at interconnects in 3D ICs EDAPS 2013 - 2013 IEEE Electrical Design of Advanced Packaging Systems Symposium 60 63 20130000 10.1109/EDAPS.2013.6724389 2-s2.0-84894206342 read0054346/misc/22691899 奥村健 小西朝陽 四柳浩之 橋爪正樹 IC間配線分岐における断線の電気的検査可能性調査 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-23 null 20120929 read0054346/misc/22691898 原口英 近藤将平 四柳浩之 多田哲生 橋爪正樹 シミュレーション値を用いた完全断線TSVの出力電圧推定法 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-20 null 20120929 read0054346/misc/22691897 冨士雅宗 小西朝陽 四柳浩之 橋爪正樹 電気的テスト法によるIC間配線の半断線検出能力評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-24 null 20120929 read0054346/misc/22691896 池地大輔 末延侑基 槇本浩之 四柳浩之 橋爪正樹 遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.10-6 null 20120929 read0054346/misc/22691895 小西朝陽 四柳浩之 橋爪正樹 ESD入力保護能力を低下させないIC間断線の電気的検査用回路の実験による評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-25 null 20120929 read0054346/misc/22691894 大栗裕人 四柳浩之 橋爪正樹 密集配線内の半断線故障発生時の遅延解析 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-21 null 20120929 read0054346/misc/22691893 宮森良彦 四柳浩之 橋爪正樹 電流テスト容易化抵抗ストリング型DA変換器のTR解析による検査能力評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-12 null 20120929 read0054346/misc/22691892 西條慎吾 四柳浩之 橋爪正樹 樹下行三 CMOS画素回路内機能故障の電気的検査可能性評価 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-9 null 20120929 read0054346/misc/22691891 中村真規 四柳浩之 橋爪正樹 格子状TSV配置におけるTSV断線時の故障動作解析 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-22 null 20120929 read0054346/misc/22691890 日下敬雄 四柳浩之 橋爪正樹 隣接線の影響を用いるビアオープン故障箇所の特定 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.10-10 null 20120929 read0054346/misc/22691889 岡田靖彦 四柳浩之 橋爪正樹 反転信号のシフト回数を制御するBASTを用いたテストデータ量削減手法 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.10-5 null 20120929 read0054346/misc/22691888 末永翔平 四柳浩之 橋爪正樹 組込み型IDDT出現時間検出回路による断線故障の検出のための必要条件 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.9-11 null 20120929 read0054346/misc/22691887 山下淳 四柳浩之 橋爪正樹 樹下行三 SATソルバによる隣接線影響を考慮したオープン故障の検出可能性判定 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2012 ROMBUNNO.10-8 null 20120929 read0054346/misc/13709669 Yamashita J 山下 淳 Kinoshita K 樹下 行三 Yotsuyanagi H 四柳 浩之 Hashizume M 橋爪 正樹 D-10-3 On test pattern generation for open fault by merging patterns considering adjacent signal lines D-10-3 隣接線を考慮したパターン併合によるオープン故障用テストパターン生成(D-10.ディペンダブルコンピューテイング,一般セッション) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2012 1 178 178 20120306 read0054346/misc/13709668 Konishi Tomoaki 小西 朝陽 Yotsuyanagi Hiroyuki 四柳 浩之 Hashizume Masaki 橋爪 正樹 D-10-4 Built-in Electrical Test Circuit for Open Defects Between ICs with High ESD Protectin Ability D-10-4 ESD入力保護能力を低下させないIC間断線の電気的検査用回路(D-10.ディペンダブルコンピューテイング,一般セッション) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2012 1 179 179 20120306 read0054346/misc/22691923 Tomoaki Konishi Hiroyuki Yotsuyanagi Masaki Hashizume A Built-in Test Circuit for Supply Current Testing of Open Defects at Interconnects in 3D ICs 2012 4TH ELECTRONIC SYSTEM-INTEGRATION TECHNOLOGY CONFERENCE (ESTC) null null 20120000 10.1109/3DIC.2012.6263041 2-s2.0-84866841641 read0054346/misc/22691920 Tomoaki Konishi Hiroyuki Yotsuyanagi Masaki Hashizume A Built-in Test Circuit for Supply Current Testing of Open Defects at Interconnects in 3D ICs 2012 4TH ELECTRONIC SYSTEM-INTEGRATION TECHNOLOGY CONFERENCE (ESTC) null null 20120000 10.1109/ESTC.2012.6542127 2-s2.0-84902438921 read0054346/misc/22691919 Widianto Hiroyuki Yotsuyanagi Akira Ono Masao Takagi Zvi Roth Masaki Hashizume A Built-in Electrical Test Circuit for Interconnect Tests in Assembled PCBs 2012 2ND IEEE CPMT SYMPOSIUM JAPAN 2373-5449 null null 20120000 10.1109/ICSJ.2012.6523422 2-s2.0-84879754742 read0054346/misc/38479631 槇本 浩之 四柳 浩之 橋爪 正樹 On the design for testability method using Time to Digital Converter for detecting delay faults TDCを組み込んだ遅延故障検出用テスト容易化設計について 本研究では，微小遅延欠陥を検出するために TDC(Time-to-Digital Converter) を組み込んだ遅延故障検出用テスト容易化回路を提案する．ディープサブミクロン (DSM)IC では，オープン欠陥やショート欠陥を原因とする故障が従来の縮退故障モデルのふるまいをせず，遅延となって現れる場合があるため，故障の検出が困難になってきている．本稿では，TDC を組み込むことで，欠陥の影響により発生する遅延を観測するためのバウンダリスキャンセルについて述べる．提案する TDC を組み込んだバウンダリスキャン回路に対してシミュレーションによる評価を行う．We propose the design for testability method for detecting delay fault that can form a TDC(Time-to-Digital Converter) to detect small delay faults. In recent deep sub-micron(DSM) ICs, some faults do not behave like conventional stuck-at fault model and hard to be detected. Since most of open and short defects result in circuit delay, detecting delay faults is important for testing DSM ICs. In this paper, we propose a boundary scan cell that can form a TDC to observe the delay caused by detects. We evaluate the delay detection circuit by simulation. 研究報告システムLSI設計技術(SLDM) 2011 33 1 6 20111121 read0054346/misc/38479628 岡田 靖彦 四柳 浩之 橋爪 正樹 A BIST-Aided Scan Test Using Shifting Inverter Code and A TPG Method for Test Data Reduction テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法 スキャンベース BIST の技術を応用した手法として，BIST 内部で発生する擬似乱数パターンをインバータブロックで反転し，ATPG パターンを回路に印加することで高い故障検出率を得ることができる BAST(BIST-Aided Scan Test) が提案されている．本稿では，テストデータ量削減のための反転信号シフト可能な反転信号型 BAST 構成とテストパターン生成法を提案する．提案手法は，両立 FF 集合に同値を割り当てる制約の下でテストパターンを生成することで，ATPG パターンの相関関係と LFSR の相関関係と一致しやすくなり，テストデータ量の削減が可能である．ISCAS89，ITC99 ベンチマーク回路を対象回路として，提案手法のテストデータ量削減効果を評価する．BIST-aided scan test (BAST) has been proposed as one of the techniques that enhance scan-based BIST. The BAST architecture can achieve high fault coverage by applying ATPG patterns to a circuit through the inverter block that flips some bits in random pattern generated by LFSR. In this paper, we propose a BAST architecture that utilizes compatible flip-flops in configuring scan chains and includes an inverter block that can shift inverter code to reduce test data. We also propose an ATPG method for our BAST that assigns the inconflicting values to the compatible flip-flops to reduce test data by increasing the correlation between ATPG and PRPG patterns. We also show the effectiveness of our method by the experimental results for ISCAS 89 and ITC99 benchmark circuits. 研究報告システムLSI設計技術(SLDM) 2011 23 1 6 20111121 read0054346/misc/13709671 OKADA Yasuhiko 岡田 靖彦 YOTSUYANAGI Hiroyuki 四柳 浩之 HASHIZUME Masaki 橋爪 正樹 A BIST-Aided Scan Test Using Shifting Inverter Code and A TPG Method for Test Data Reduction テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法(テスト設計1,デザインガイア2011-VLSI設計の新しい大地-) BIST-aided scan test (BAST) has been proposed as one of the techniques that enhance scan-based BIST. The BAST architecture can achieve high fault coverage by applying ATPG patterns to a circuit through the inverter block that flips some bits in random pattern generated by LFSR. In this paper, we propose a BAST architecture that utilizes compatible flip-flops in con figuring scan chains and includes an inverter block that can shift inverter code to reduce test data. We also propose an ATPG method for our BAST that assigns the inconflicting values to the compatible flip-flops to reduce test d... スキャンベースBISTの技術を応用した手法として,BIST内部で発生する擬似乱数パターンをインバータブロックで反転し,ATPGパターンを回路に印加することで高い故障検出率を得ることができるBAST(BIST-Aided Scan Test)が提案されている.本稿では,テストデータ量削減のための反転信号シフト可能な反転信号型BAST構成とテストパターン生成法を提案する.提案手法は,両立FF集合に同値を割り当てる制約の下でテストパターンを生成することで,ATPGパターンの相関関係とLFSRの相関関係と一致しやすくなり,テストデータ量の削減が可能である.ISCAS89,ITC99ベンチマーク回路を対象回路として,提案手法のテストデータ量削減効果を評価する. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE technical report. Dependable computing 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 0913-5685 111 325 133 138 20111121 read0054346/misc/13709670 MAKIMOTO Hiroyuki 槇本 浩之 YOTSUYANAGI Hiroyuki 四柳 浩之 HASHIZUME Masaki 橋爪 正樹 On the design for testability method using Time to Digital Converter for detecting delay faults TDCを組み込んだ遅延故障検出用テスト容易化設計について(テスト設計2,デザインガイア2011-VLSI設計の新しい大地-) We propose the design for testability method for detecting delay fault that can form a TDC(Time-to-Digital Converter) to detect small delay faults. In recent deep sub-micron(DSM) ICs, some faults do not behave like conventional stuck-at fault model and hard to be detected. Since most of open and short defects result in circuit delay, detecting delay faults is important for testing DSM ICs. In this paper, we propose a boundary scan cell that can form a TDC to observe the delay caused by detects. We evaluate the delay detection circuit by simulation. 本研究では,微小遅延欠陥を検出するためにTDC(Time-to-Digital Converter)を組み込んだ遅延故障検出用テスト容易化回路を提案する.ディープサブミクロン(DSM)ICでは,オープン欠陥やショート欠陥を原因とする故障が従来の縮退故障モデルのふるまいをせず,遅延となって現れる場合があるため,故障の検出が困難になってきている.本稿では,TDCを組み込むことで,欠陥の影響により発生する遅延を観測するためのバウンダリスキャンセルについて述べる.提案するTDCを組み込んだバウンダリスキャン回路に対してシミュレーションによる評価を行う. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE technical report. Dependable computing 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 0913-5685 111 325 185 190 20111121 read0054346/misc/13709672 Hashizume Masaki 橋爪 正樹 Hata Yutaka 秦 豊 Yotsuyanagi Hiroyuki 四柳 浩之 Miura yukiya 三浦 幸也 D-10-7 Current Testable Design for Detecting MOS Shorts of Resistor Ladder DACs D-10-7 抵抗ラダー型DAC内MOS短絡の電流テスト容易化設計(D-10.ディペンダブルコンピューティング,一般セッション) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2011 1 121 121 20110228 read0054346/misc/22691924 Hiroyuki Yotsuyanagi Hiroyuki Makimoto Masaki Hashizume A Boundary Scan Circuit with Time-to-Digital Converter for Delay Testing 2011 20TH ASIAN TEST SYMPOSIUM (ATS) 1081-7735 539 544 20110000 10.1109/ATS.2011.63 2-s2.0-84856203460 read0054346/misc/22691922 Tomoaki Konishi Hiroyuki Yotsuyanagi Masaki Hashizume Supply current testing of open defects at interconnects in 3D Ics with IEEE 1149.1 architecture 2011 IEEE International 3D Systems Integration Conference, 3DIC 2011 null null 20110000 10.1109/3DIC.2012.6262968 2-s2.0-84866875445 read0054346/misc/22691921 Masaki Hashizume Yutaka Hata Hiroyuki Yotsuyanagi Yukiya Miura A supply current testable register string DAC of decoder type 11th International Symposium on Communications and Information Technologies, ISCIT 2011 58 63 20110000 10.1109/ISCIT.2011.6092183 2-s2.0-84055217801 read0054346/misc/27531969 岡田理 四柳浩之 橋爪正樹 堤利幸 山崎浩二 樋上喜信 高橋寛 IC内隣接配線における半断線故障時の信号遅延解析 電気関係学会四国支部連合大会講演論文集(CD-ROM) 2010 ROMBUNNO.10-9 null 20100914 read0054346/misc/22691926 Masashi Ishikawa Hiroyuki Yotsuyanagi Masaki Hashizume Test Data Reduction for BIST-aided Scan Test Using Compatible Flip-flops and Shifting Inverter Code 2010 19TH IEEE ASIAN TEST SYMPOSIUM (ATS 2010) 1081-7735 163 166 20100000 10.1109/ATS.2010.37 2-s2.0-79951593156 read0054346/misc/13709677 Kuribayashi R 栗林 遼太 Yotsuyanagi H 四柳 浩之 Hashizume M 橋爪 正樹 D-10-14 Test Generation for Open Faults with Assignment of the Logic Value to Adjacent Lines D-10-14 隣接線への論理値割当を行う断線故障検査用テスト生成(D-10. ディペンダブルコンピューティング,一般セッション) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2009 1 157 157 20090304 read0054346/misc/13709676 Tarumi Hiroshi 樽見 洋 Yotsuyanagi Hiroyuki 四柳 浩之 Hashizume Masaki 橋爪 正樹 D-10-13 On Via-open Defects Corresponding to Multiple Stuck-at Faults and Test Generation for These Defects D-10-13 多重縮退故障に対応するビアオープンとそのテスト生成についての一考察(D-10. ディペンダブルコンピューティング,一般セッション) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2009 1 156 156 20090304 read0054346/misc/13709675 Hashizume Masaki 橋爪 正樹 Hata Yutaka 秦 豊 Yotsuyanagi Hiroyuki 四柳 浩之 Miura Yukiya 三浦 幸也 D-10-12 A Current Testable Design of Resistor Ladder DACs D-10-12 抵抗ラダー型DACの電流テスト容易化設計(D-10. ディペンダブルコンピューティング,一般セッション) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2009 1 155 155 20090304 read0054346/misc/26724943 高松雄三 高橋寛 樋上喜信 山崎浩二 堤利幸 橋爪正樹 四柳浩之 宮本俊介 テストチップの製作とその解析に基づく製造容易化設計のための新故障モデルとそのテスト・故障診断に関する研究 愛媛大学社会連携推進機構研究成果報告書 2 19 23 20090300 read0054346/misc/26724825 TSUTUMI Toshiyuki 堤 利幸 KARIYA Yasuyuki 刈谷 泰由紀 YAMAZAKI Koji 山崎 浩二 HASHIZUME Masaki 橋爪 正樹 YOTSUYANAGI Hiroyuki 四柳 浩之 TAKAHASHI Hiroshi 高橋 寛 HIGAMI Yoshinobu 樋上 喜信 TAKAMATSU Yuzo 高松 雄三 Analysis of Open Faults using TEG Chip TEGチップを用いたオープン故障の解析 The high integration of the semiconductor technology advances, and the fault detection and the failure diagnosis of LSI become difficult. Especially, a practicable modeling of an open fault has not been performed yet, though measures against the open fault become important more with advancement of LSI process technology. So, we have fabricated TEG (Test Element Group) chips into which open defects is intentionally built, and then we research on modeling the open fault based on the measurement data of the TEG chips. In this paper, the measurement data of the TEG chip is analyzed, and we report how influence a logical value of a faulty signal line with full open defect actually depend on those of the adjacent signal lines in the real chip. 半導体技術の高集積化が進み LSI の故障検出や故障診断が難しくなってきている．特に，オープン故障への対策は LSI の微細化に伴いますます重要となってきているが，オープン故障の実用的なモデル化はいまだなされていない．そこで，我々はオープン故障を組み込んだ TEG (Test Element Group ) チップを作製し，その測定データに基づいたオープン故障のモデル化に取り組んでいる．本研究では，TEG チップの測定データの解析を行い，実チップ中の近接する信号線がオープン故障の信号線に実際にどのような影響を及ぼしているかについて報告する．The high integration of the semiconductor technology advances, and the fault detection and the failure diagnosis of LSI become difficult. Especially, a practicable modeling of an open fault has not been performed yet, though measures against the open fault become important more with advancement of LSI process technology. So, we have fabricated TEG (Test Element Group) chips into which open defects is intentionally built, and then we research on modeling the open fault based on the measurement data of the TEG chips. In this paper, the measurement data of the TEG chip is analyzed, and we report how influence a logical value of a faulty signal line with full open defect actually depend on those of the adjacent signal lines in the real chip. 一般社団法人情報処理学会 情報処理学会研究報告システムLSI設計技術(SLDM) 0919-6072 2008 111 19 24 20081110 read0054346/misc/13709682 Yotsuyanagi Hiroyuki 四柳 浩之 Hashizume Masaki 橋爪 正樹 On testing of open faults in multi-layered wiring LSIs 多層配線LSI の断線故障検査に関する研究 Open faults are difficult to test since the floating wire occurred by an open fault has unstablevoltage. In this work, the effect of adjacent lines around an open fault in multi-layered wiring LSIsis discussed. To observe the relation between an open fault and the adjacent lines, a 0.35μm CMOSIC is designed and fabricated. The open fault macros with a transmission gate and with anintentional break are included in the IC. The adjacent lines in the same layer and the different layersare placed in the test chip. The simulation and experimental results show that the voltage at thefloating wire ... The University of Tokushima 徳島大学 Bulletin of Institute of Technology and Science the University of Tokushima 徳島大学大学院ソシオテクノサイエンス研究部研究報告 2185-9094 53 0 16 20 20080000 read0054346/misc/13709683 小野 安季良 一宮 正博 四柳 浩之 Testability of supply current test method for resistive open lead detection 論理IC実装時に発生する抵抗を伴うリード浮きに対する電流テスト能力評価 エレクトロニクス実装学会 マイクロエレクトロニクスシンポジウム論文集 17 0 195 198 20070913 read0054346/misc/13709684 Ike K 池 浩司 Yotsuyanagi H 四柳 浩之 Hashizume M 橋爪 正樹 Tamesada T 為貞 建臣 D-10-8 On the Routing Method for Flip-Flops in a Scan Tree D-10-8 スキャンツリー内のフリップフロップの配線法について(D-10.ディペンダブルコンピューティング,一般講演) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 2006 1 117 117 20060308 read0054346/misc/13709686 Nishimto S 西本 誠一 Hashizume M 橋爪 正樹 Yotsuyanagi H 四柳 浩之 Tamesada T 為貞 建臣 C-12-3 At-Speed Test for Pin Shorts in Z80 by Supply Current Testing C-12-3 電源電流によるZ80ピン間ブリッジ故障の実時間テスト(C-12.集積回路A(設計・テスト・実装技術),エレクトロニクス2) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the Society Conference of IEICE 電子情報通信学会ソサイエティ大会講演論文集 2005 2 83 83 20050907 read0054346/misc/13709685 Shimizu T 清水 達也 Ezaki D 江崎 大輔 Hashizume M 橋爪 正樹 Yotsuyanagi H 四柳 浩之 Tamesada T 為貞 建臣 C-12-12 Power Consumption in a Time Varying Power Supplied Dynamic CMOS Timer Circuit C-12-12 時変電源電圧駆動ダイナミックCMOS時計回路の消費電力評価(C-12.集積回路B(ディジタル),エレクトロニクス2) The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the Society Conference of IEICE 電子情報通信学会ソサイエティ大会講演論文集 2005 2 92 92 20050907 read0054346/misc/38659043 FUJIMOTO Yoshiteru 藤本 佳照 YOTSUYANAGI Hiroyuki 四柳 浩之 HASHIZUME Masaki 橋爪 正樹 TAMESADA Takeomi 為貞建臣 Extraction of Fault Candidate Areas with Layout Information レイアウト情報を用いた故障候補エリアの抽出 In this paper, we present a method for extracting fault candidate areas using layout information obtained by CAD. In highly-integrated circuits, a bridging fault may affect not only between two signal lines, but also among multiple signal lines. In this work, we propose a procesure for extracting fault candidate areas of bridging faults between two lines and bridging faults among three lines. The procedure extracts pairs of signal lines whose distance is within the given distance and identifies them as the fault candidate of a bridging fault, and also extracts groups of three signal lines within the given distance and identifies them as the fault candidate of a multinode bridging fault. The procedure that utilizes a layout information obtained from CAD tools to extract fault candidate areas of bridging faults among two or three lines is shown. The experimental results for benchmark circuits are shown for the comparison between the number of the fault candidate areas obtained by the proposed method and the number of the bridging faults between two lines assumed from gate-level. 本論文では，CADによるレイアウト情報を用いた故障候補エリアの抽出について述べる．集積度の高い回路においては，ブリッジ故障が2線間のみならず複数信号線に影響をもたらす可能性がある．本研究では，2信号線間のブリッジ故障と3信号線間のブリッジ故障を仮定し，その故障候補エリアの抽出法を提案する．本手法では，信号線間の距離が，ある一定間隔内である信号線の組をブリッジ故障候補とし，その間隔内に存在する3つの信号線の組を複数信号線間ブリッジ故障候補として抽出する．CADツールより得られるレイアウト情報から，2信号線間および，3信号線間のブリッジ故障候補エリアの抽出を行う手法について提案し，ベンチマーク回路に対するブリッジ故障候補エリア抽出実験から得られた故障候補エリア数とゲートレベルにて仮定される2線間のブリッジ故障数との比較結果を示す．In this paper, we present a method for extracting fault candidate areas using layout information obtained by CAD. In highly-integrated circuits, a bridging fault may affect not only between two signal lines, but also among multiple signal lines. In this work, we propose a procesure for extracting fault candidate areas of bringing faults between two lines and bridging faults among three lines. The procesure extracts pairs of signal lines whose distance is within the given distance and identifies them as the fault candidate of a bridging fault, and also extracts groups of three signal lines within the given distance and identifies them as the fault candidate of a multinode bridging fault. The procedure that utilizes a layout information obtained from CAD tools to extract fault candidate areas of bridging faults among two or three lines is shown. The experimental results for benchmark circuits are shown for the comparison between the number of the fault candidate areas obtained by the proposed method and the number of the bridging faults between two lines assumed from gate-level. Information Processing Society of Japan (IPSJ) 一般社団法人情報処理学会 情報処理学会研究報告システムLSI設計技術(SLDM) 0919-6072 2004 122 149 154 20041202 read0054346/misc/13709687 FUJIMOTO Yoshiteru 藤本 佳照 YOTSUYANAGI Hiroyuki 四柳 浩之 HASHIZUME Masaki 橋爪 正樹 TAMESADA Takeomi 為貞 建臣 Extraction of Fault Candidate Areas with Layout Information レイアウト情報を用いた故障候補エリアの抽出(テスト設計)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-) In this paper, we present a method for extracting fault candidate areas using layout information obtained by CAD. In highly-integrated circuits, a bridging fault may affect not only between two signal lines, but also among multiple signal lines. In this work, we propose a procesure for extracting fault candidate areas of bridging faults between two lines and bridging faults among three lines. The procedure extracts pairs of signal lines whose distance is within the given distance and identifies them as the fault candidate of a bridging fault, and also extracts groups of three signal lines w... 本論文では,CADによるレイアウト情報を用いた故障候補エリアの抽出について述べる.集積度の高い回路においては,ブリッジ故障が2線間のみならず複数信号線に影響をもたらす可能性がある.本研究では,2信号線間のブリッジ故障と3信号線間のブリッジ故障を仮定し,その故障候補エリアの抽出法を提案する.本手法では,信号線間の距離が,ある一定間隔内である信号線の組をブリッジ故障候補とし,その間隔内に存在する3つの信号線の組を複数信号線間ブリッジ故障候補として抽出する.CADツールより得られるレイアウト情報から,2信号線間および,3信号線間のブリッジ故障候補エリアの抽出を行う手法について提案し,ベンチマーク回路に対するブリッジ故障候補エリア抽出実験から得られた故障候補エリア数とゲートレベルにて仮定される2線間のブリッジ故障数との比較結果を示す. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE technical report. Dependable computing 電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 0913-5685 104 482 79 84 20041125 read0054346/misc/38877668 SANO Hirokazu 佐野 広和 YOTSUYANAGI Hiroyuki 四柳 浩之 HASIZUME Masaki 橋爪 正樹 TAMESADA Takeomi 為貞建臣 Test Generation for Sequential Circuits by Logic Simulation using State Partitioning 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成 This paper presents a generation method for sequential circuits by logic simulation using state partitioning. The test pattern generation method utilized in this work selects the test vector which can bring the state of the circuit into a state that can not be reached by the previous vectors. Two state partition methods are proposed : One is the partition method based on the controllability of flip-flops. The other is the partition method based on the relation between undetected faults and flip-flops. To obtain test vectors that bring the circuit into the states required for detectin gundetected fauts, the new method partitions flip-flops in a circuit by considering whether the flip-flop is in the subcircuits required for fault excitation or in the subcircuits for fault propagation. The experimental results show the effectiveness of the state partitioning methos. 本論文では，状態集合分割を用いた論理シミュレーションによるテスト生成について述べる．本研究で行うテスト生成では，複数の候補ベクトルを作成し，未到達状態へ遷移可能なベクトルをテストベクトルとして採用する．故障検出に有効な状態遷移を得るために，フリップフロップを複数の集合に分割し，重み付けによる状態変化の優先度の設定を行う．状態集合の分割法として，フリップフロップの理論値の制御容易性に基づく分割法と，未検出故障への影響の大きいフリップフロップを回路構造から求め集合分割を行う手法の2つを用いる．本研究では各未検出故障の励起，伝搬に必要なフリップフロップを考慮した集合分割を用いることで，未検出故障の検出に必要な状態遷移を優先する．提案する集合分割法をテスト生成に適用した結果により，集合分割法の有効性について示す．This paper presents a test generation method for sequential circuits by logic simulation using state partirioning. The test pattern generation method utilized in this work selects the test vector which can bring the state of the circuit into a state that can not be reached by the previous vectors. Two state partition methods are proposed: One is the partition method based on the controllability of flip-flops. The other is the partition method based on the relation between undetected faults and flip-flops. To obtain test vectors that bring the circuit into the states required for detecting undetected faults, the new method partitions flip-flops in a circuit by considering whether the flip-flop is in the subcircuits required for fault excitation or in the subcircuits required for fault propagation. The experimental results show the effectiveness of the state partitioning methods. Information Processing Society of Japan (IPSJ) 一般社団法人情報処理学会 情報処理学会研究報告システムLSI設計技術(SLDM) 0919-6072 2003 120 31 36 20031127 read0054346/misc/13709688 SANO Hirokazu 佐野 広和 YOTSUYANAGI Hiroyuki 四柳 浩之 HASHIZUME Masaki 橋爪 正樹 TAMESADA Takeomi 為貞 建臣 Test Generation for Sequential Circuits by Logic Simulation using State Partitioning 状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成(VLSIの設計/検証/テスト及び一般 テスト)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-) This paper presents a test generation method for sequential circuits by logic simulation using state partitioning. The test pattern generation method utilized in this work selects the test vector which can bring the state of the circuit into a state that can not be reached by the previous vectors. Two state partition methods are proposed: One is the partition method based on the controllability of flip-flops. The other is the partition method based on the relation between undetected faults and flip-flops. To obtain test vectors that bring the circuit into the states required for detecting u... 本論文では,状態集合分割を用いた論理シミュレーションによるテスト生成について述べる.本研究で行うテスト生成では,複数の候補ベクトルを作成し,未到達状態へ遷移可能なベクトルをテストベクトルとして採用する.故障検出に有効な状態遷移を得るために,フリップフロップを複数の集合に分割し,重み付けによる状態変化の優先度の設定を行う.状態集合の分割法として,フリップフロップの論理値の制御容易性に基づく分割法と,未検出故障への影響の大きいフリップフロップを回路構造から求め集合分割を行う手法の2つを用いる.本研究では各未検出故障の励起,伝搬に必要なフリップフロップを考慮した集合分割を用いることで,未検出故障の検出に必要な状態遷移を優先する.提案する集合分割法をテスト生成に適用した結果により,集合分割法の有効性について示す. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Technical report of IEICE. VLD 電子情報通信学会技術研究報告. VLD, VLSI設計技術 0913-5685 103 476 1 6 20031121 read0054346/misc/13709696 HASHIZUME Masaki TAKEDA Teppei ICHIMIYA Masahiro YOTSUYANAGI Hiroyuki MIURA Yukiya KINOSHITA Kozo IDDQ Test Time Reduction by High Speed Charging of Load Capacitors of CMOS Logic Gates(Special Issue on Test and Verification of VLSI) IDDQ Test Time Reduction by High Speed Charging of Load Capacitors of CMOS Logic Gates In this paper, a useful technique is proposed for realizing high speed IDDQ tests. By using the technique, load capacitors of the CMOS logic gates can be charged quickly, whose output logic values change from L to H by applying a test input vector to a circuit under test. The technique is applied to built-in I_&lt;DDQ&gt; sensor design and external I_&lt;DDQ&gt; sensor design. It is shown experimentally that high speed IDDQ tests can be realized by using the technique. In this paper, a useful technique is proposed for realizing high speed IDDQ tests. By using the technique, load capacitors of the CMOS logic gates can be charged quickly, whose output logic values change from L to H by applying a test input vector to a circuit under test. The technique is applied to built-in I_<DDQ> sensor design and external I_<DDQ> sensor design. It is shown experimentally that high speed IDDQ tests can be realized by using the technique. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE transactions on information and systems 0916-8532 85 10 1534 1541 20021001 read0054346/misc/13709695 HASHIZUME Masaki ICHIMIYA Masahiro YOTSUYANAGI Hiroyuki TAMESADA Takeomi CMOS Open Defect Detection by Supply Current Measurement under Time-Variable Electric Field Supply(Special Issue on Test and Verification of VLSI) CMOS Open Defect Detection by Supply Current Measurement under Time-Variable Electric Field Supply In this paper, a new test method is proposed for detecting open defects in CMOS logic ICs. The method is based on supply current of ICs generated by supplying time-variable supply voltage and electric field from the outside of the ICs. Also, test input vectors for the test method are proposed and it is shown that they can be generated more easily than functional test methods based on stuck-at fault models. The feasibility of the test is examined by some experiments. The empirical results promise us that by using the method, open defects in CMOS ICs can be detected. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE transactions on information and systems 0916-8532 85 10 1542 1550 20021001 read0054346/misc/13709694 YOTSUYANAGI Hiroyuki HASHIZUME Masaki TAMESADA Takeomi Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States(Special Issue on Test and Verification of VLSI) Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States A procedure to remove redundancies in sequential circuits is proposed using strongly unreachable states, which are the states with no incoming transitions. Test generation is used to find undetectable faults related to two or more strongly unreachable states. Experimental results show the new procedure can find more redundancies of sequential circuits. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 IEICE transactions on information and systems 0916-8532 85 10 1605 1608 20021001 read0054346/misc/23817415 M Hashizume H Hoshika H Yotsuyanagi T Tamesada Testable static CMOS PLA for IDDQ testing IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES 1745-1337 E84A 6 1488 1495 20010600 read0054346/misc/13709689 Hashizume Masaki 橋爪 正樹 Satoh Masashi 佐藤 匡司 Yotsuyanagi Hiroyuki 四柳 浩之 Tamesada Takeomi 為貞 建臣 Power Supply Circuit for Adiabatic Dynamic CMOS Circuits 断熱的ダイナミックCMOS論理回路用電源回路 In this paper, a power supply circuit for adiabatic dynamic logic circuits is proposed. Adiabatic dynamic logic circuits promise us to implement low power logic circuits. The circuits require a time variable voltage supply, which generates a sine waveform or triangle one. However, until now, any supply circuits for such circuits have not been proposed. The power supply circuit proposed in this paper can generate a pseudo triangle waveform, which consists of capacitors, MOS transistors and constant voltage sources. In order to evaluate the power supply circuit, adiabatic dynamic inverter gat... 本論文では，断熱的ダイナミックCMOS論理回路用の電源回路を提案している．断熱的ダイナミックCMOS回路では従来のCMOS論理回路の場合のような一定電圧でなく, 正弦波や三角波のような時変電圧を発生する電源を必要とする．断熱的ダイナミックCMOS回路の動作速度はその電源波形の周波数で決まることから, 高速に電源電圧を変化させ, かつ寄生容量に蓄積されたエネルギーを急速に回収できる電源が必要である．本論文ではそれが可能な電源回路を提案し, 断熱的ダイナミックCMOSインバータ回路を駆動し, その消費電力を回路シミュレーションにより調査している．その結果は, ADCL回路を本電源回路で駆動することにより, 従来のCMOS回路に比べ大幅な低消費電力化が実現できることを示している． The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Technical report of IEICE. FTS 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム 0913-5685 99 8 1 6 19990416 read0054346/misc/13709690 Yotsuyanagi Hiroyuki 四柳 浩之 Hashizume Masaki 橋爪 正樹 Tanesada Takeomi 為貞 建臣 Kinoshita Kozo 樹下 行三 A Method for Removing Sequentially Redundant Lines Simultaneously Based on Unreachable States 到達不能状態に基づく順序回路の冗長信号線の同時除去法 We propose a redundancy removal method based on strongly unreachable states, which are states that have no incoming transition from any state. If a fault affects the output sequence or the state transition only when the circuit starts from strongly unreachable states, then the fault is undetectable. More over, if the unreachable states are also strongly unreachable in the faulty circuit, the line corresponding the fault is redundant. In this paper, we present the theorem that the undetectable faults obtained from a strongly unreachable state remain undetectable for the circuit after removin... 本論文では, いかなる状態からの遷移も存在しない強到達不能状態に着目した冗長除去法を提案する. 強到達不能状態における出力と状態遷移だけが正常回路と異なる縮退故障は検出不能故障であり, 故障回路においてもその状態が強到達不能状態であるならば, 対応する信号線は冗長信号線である. 本研究では, 強到達不能状態から得られた検出不能故障は, その一部に冗長除去を行った後の回路においても検出不能となることを示し, 同時除去可能な冗長信号線について考察する. ベンチマーク回路に対する実験結果により, 同時除去可能な冗長信号線があることを示す. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Technical report of IEICE. FTS 電子情報通信学会技術研究報告. FTS, フォールトトレラントシステム 98 585 9 16 19990205 read0054346/misc/38481847 四柳 浩之 橋爪 正樹 為貞建臣 樹下行三 A Method for Removing Sequentially Redundant Lines Simultaneously Based on Unreachable States 到達不能状態に基づく順序回路の冗長信号線の同時除去法 本論文では，いかなる状態からの遷移も存在しない強到達不能状態に着目した冗長除去法を提案する．強到達不能状態における出力と状態遷移だけが正常回路と異なる縮退故障は検出不能故障であり，故障回路においてもその状態が強到達不能状態であるならば，対応する信号線は冗長信号線である．本研究では，強到達不能状態から得られた検出不能故障は，その一部に冗長除去を行った後の回路においても検出不能となることを示し，同時除去可能な冗長信号線について考察する．ベンチマーク回路に対する実験結果により，同時除去可能な冗長信号線があることを示す．We propose a redundancy removal method based on strongly unreachable states, which are states that have no incoming transition from any state. If a fault affects the output sequence or the state transition only when the circuit starts from strongly unreachable states, then the fault is undetectable. Moreover, if the unreachable states are also strongly unreachable in the faulty circuits, the line corresponding the fault is redundant. In this paper, we present the theorem that the undetectable faults obtained from a strongly unreachable state remain undetectable for the circuit after removing the redundant lines corresponding to one of the faults. We also consider the condition for removing redundant lines simultaneously. Experimental results for benchmark circuits are shown. 情報処理学会研究報告システムLSI設計技術(SLDM) 1999 12 51 58 19990204 read0054346/misc/13709691 YOTSUYANAGI Hiroyuki 四柳 浩之 KINOSHITA Kozo 樹下 行三 Finding Unreachable States by the Partition of Flip-flops フリップフロップ集合の分割による到達不能状態の探索法 The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 1998 1 203 203 19980306 read0054346/misc/13709692 Yotsuyanagi Hiroyuki 四柳 浩之 Kajihara Seiji 梶原 誠司 Kinoshita Kozo 樹下 行三 Redundancy Removal for Sequential Circuits Using Unreachable States 到達不能状態を用いた順序回路の冗長除去 縮退故障の存在する回路が出力系列によって正常回路との区別が不可能であるとき,その故障を冗長故障という.冗長故障に対応する信号線は回路の論理関数を変えずに除去できる.冗長信号線の除去により回路面積は小さくなり,検出不能故障も少なくなるため,冗長除去は論理回路の再合成に有効な手法の一つとなっている.順序回路においては,回路の出力系列は入力系列だけではなく状態にも依存するため,検出不能な故障がすべて冗長故障であるとは限らない.順序回路の検出不能故障は冗長故障と,回路がある特定の状態であるときにのみ故障の影響が現れる確率的検出可能故障の2つに分類される.回路を未知の状態から既知の状態に設定するために初期化系列を用いることを考慮すれば,冗長故障に限らず検出不能故障も故障回路が初期化できれば除去が可能である.本論文での冗長除去には,冗長故障に対応する信号線の除去に加え,除去可能な検出不能故障に対応する信号線の除去も含めることとする.本論文では初期化系列を用いることを前提とし,同期式順序回路に対して,冗長除去により信号線・ゲート・フリップフロップ数の削減を行うことを目的とする. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Proceedings of the IEICE General Conference 電子情報通信学会総合大会講演論文集 1996 1 325 326 19960311 read0054346/misc/13709693 Yotsuyanagi Hiroyuki 四柳 浩之 Kajihara Seiji 梶原 誠司 Kinoshita Kozo 樹下 行三 Optimization of Sequential Circuits using Retiming and Redundancy Removal リタイミングと冗長除去を用いた順序回路の簡単化 The existence of sequential redundancy in logic circuits will have bad effects on chip size and testability of sequential circuits. In this paper we propose a redundancy removal method for reducing the number of gates and flip-flops. The proposed method is comprised of redundancy removal using a combinational test generator and retiming. Retiming is utilized for two purposes: One is for finding sequential redundancies and another is for reducing the number of flip-flops. Applying redundancy removal techniques after retiming, not only all combinational redundancies but also several sequentia... 論理回路に含まれる冗長な信号線は回路面積やテスト容易性に悪影響を与える.本研究では回路の冗長除去にりタイミングを用いた手法を提案する.本手法ではゲート数やフリップフロップ数を削減するために組合せ回路用のテスト生成を用いた冗長除去とリタイミングを適用する.リタイミングは2回行われるが,1つは組合せ回路的冗長に変換することを目的とし,他の1つはフリップフロップ数の削減を目的とする.リタイミングを行った後に組合せ回路用の冗長除去手法を適用すると順序回路的冗長として含まれている冗長の一部も除去できるため,簡単化に有効である.ベンチマーク回路に対する実験結果より本手法により多くの順序回路的冗長を含む冗長部分の除去が可能であることを示す. The Institute of Electronics, Information and Communication Engineers 一般社団法人電子情報通信学会 Technical report of IEICE. VLD 電子情報通信学会技術研究報告. VLD, VLSI設計技術 95 307 39 46 19951020 read0054346/misc/38871673 Yotsuyanagi Hiroyuki 四柳 浩之 Kajihara Seiji 梶原 誠司 Kinoshita Kozo 樹下行三 Optimization of Sequential Circuits using Retiming and Redundancy Removal リタイミングと冗長除去を用いた順序回路の簡単化 The existence of sequential redundancy in logic circuits will have bad effects on chip size and testability of sequential circuits. In this paper we propose a redundancy removal method for reducing the number of gates and flip-flops. The proposed method is comprised of redundancy removal using a combinational test generator and retiming. Retiming is utilized for two purposes : One is for finding sequential redundancies and another is for reducing the number of flip-flops. Applying redundancy removal techniques after retiming, not only all combinational redundancies but also several sequential redundancies can be removed. Experimental results for ISCAS'89 benchmark circuits show that this method can remove many sequential redundancies and reduce the number of gates and flip-flops. 論理回路に含まれる冗長な信号線は回路面積やテスト容易性に悪影響を与える．本研究では回路の冗長除去にリタイミングを用いた手法を提案する．本手法ではゲート数やフリップフロップ数を削減するために組合せ回路用のテスト生成を用いた冗長除去とリタイミングを適用する．リタイミングは2回行われるが，1つは組合せ回路的冗長に変換することを目的とし，他の1つはフリップフロップ数の削減を目的とする．リタイミングを行った後に組合せ回路用の冗長除去手法を適用すると順序回路的冗長として含まれている冗長の一部も除去できるため，簡単化に有効である．ベンチマーク回路に対する実験結果より本手法により多くの順序回路的冗長を含む冗長部分の除去が可能であることを示す．The existence of sequential redundancy in logic circuits will have bad effects on chip size and testability of sequential circuits. In this paper we propose a redundancy removal method for reducing the number of gates and flip-flops. The proposed method is comprised of redundancy removal using a combinational test generator and retiming. Retiming is utilized for two purposes: One is for finding sequential redundancies and another is for reducing the number of flip-flops. Applying redundancy removal techniques after retiming, not only all combinational redundancies but also several sequential redundancies can be removed. Experimental results for ISCAS'89 benchmark circuits show that this method can remove many sequential redundancies and reduce the number of gates and flip-flops. Information Processing Society of Japan (IPSJ) 一般社団法人情報処理学会 IPSJ SIG Notes 情報処理学会研究報告システムLSI設計技術(SLDM) 1995 99 121 128 19951019 read0054346/books_etc/45614351 浅川, 毅 四柳, 浩之 土屋, 秀和 Verilog HDLで学ぶコンピュータアーキテクチャ コロナ社 20240200 read0054346/books_etc/11585489 Kazuo Kondo Morihiro Kada Kenji Takahashi Three-Dimensional Integration of Semiconductors: Processing, Materials, and Applications Springer 20151209 read0054346/books_etc/11585488 LSIテスティング学会 LSIテスティングハンドブック オーム社 20081100