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研究活動

個人のホームページ

専門分野

○ 計算機工学 (Computer Engineering)

研究テーマ

○ 順序回路の検査容易化に関する研究, 順序論理回路の簡単化に関する研究, 回路設計用CADに関する研究 (集積回路の検査技術, VLSI (VLSI), フォールトトレラントコンピューティング (fault tolerant computing), 設計自動化 (design automation))

著書・論文

著書:

1. 浅川 毅, 四柳 浩之, 土屋 秀和 :
Verilog HDLで学ぶコンピュータアーキテクチャ,
株式会社 コロナ社, 2024年2月.
2. Kazuo Kondo, Morihiro Kada, Kenji Takahashi, Hiroshi Takahashi, Senling Wang, Shuichi Kameyama, Yoshinobu Higami, Hiroyuki Yotsuyanagi, Masaki Hashizume, Shyue-Kung Lu, Zvi Roth and et .al :
Three-Dimensional Integration of Semiconductors --- Processing, Materials, and Applications, --- Trends in 3D Integrated Circuit (3D-IC) Testing Technology ---,
Springer, Dec. 2015.
(DOI: 10.1007/978-3-319-18675-7_8,   Elsevier: Scopus)
3. LSIテスティング学会, 橋爪 正樹, 四柳 浩之 :
LSIテスティングハンドブック,
株式会社 オーム社, 2008年11月.

学術論文(審査論文):

1. 四柳 浩之 :
3D-ICのテスト技術,
エレクトロニクス実装学会誌, Vol.26, No.7, 669-674, 2023年.
(DOI: 10.5104/jiep.26.669)
2. 四柳 浩之 :
チップ間接続の半断線検出のための検査容易化設計手法,
エレクトロニクス実装学会誌, Vol.26, No.2, 198-202, 2023年.
(DOI: 10.5104/jiep.26.198,   CiNii: 1390013795251431680)
3. 四柳 浩之, 橋爪 正樹 :
ディレイテスト可能なバウンダリスキャン設計手法,
エレクトロニクス実装学会誌, Vol.24, No.7, 663-667, 2021年.
(DOI: 10.5104/jiep.24.663)
4. Yuki Ikiri, Fumiya Sako, Masaki Hashizume, Hiroyuki Yotsuyanagi, Lu Shyue-Kung, Yazaki Toru, Ikeda Yasuhiro and Uematsu Yutaka :
Open Defect Detection in Assembled Circuit Boards with Built-In Relaxation Oscillators,
IEEE Transactions on Components, Packaging, and Manufacturing Technology, Vol.11, No.6, 931-943, 2021.
(DOI: 10.1109/TCPMT.2021.3079159,   Elsevier: Scopus)
5. Kanda Michiya, Masaki Hashizume, Ali Ashikin Binti Fara, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Open Defect Detection Not Utilizing Boundary Scan Flip-Flops in Assembled Circuit Boards,
IEEE Transactions on Components, Packaging, and Manufacturing Technology, Vol.10, No.5, 895-907, 2020.
(DOI: 10.1109/TCPMT.2020.2973182,   Elsevier: Scopus)
6. Shyue-Kung Lu, Shu-Chi Yu, Chun-Lung Hsu, Chi-Tien Sun, Masaki Hashizume and Hiroyuki Yotsuyanagi :
Fault-Aware Dependability Enhancement Techniques for Flash Memories,
IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol.28, No.3, 634-645, 2020.
(DOI: 10.1109/TVLSI.2019.2957830)
7. ASHIKIN Fara, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue-Kung LU and Zvi ROTH :
A Design for Testability of Open Defects at Interconnects in 3D Stacked ICs,
IEICE Transactions on Information and Systems, Vol.E101-D, No.8, 2053-2063, 2018.
(DOI: 10.1587/transinf.2018EDP7093,   CiNii: 1390845712979360256,   Elsevier: Scopus)
8. Hiroyuki Yotsuyanagi, Kotaro Ise, Masaki Hashizume, Yoshinobu Higami and Hiroshi Takahashi :
Discrimination of a Resistive Open Using Anomaly Detection of Delay Variation Induced by Transitions on Adjacent Lines,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E100-A, No.12, 2842-2850, 2017.
(DOI: 10.1587/transfun.E100.A.2842,   CiNii: 1390282681291678848)
9. Fara Alia Ashikin, Akihiro Odoriba, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests for Capacitive Open Defects in Assembled PCBs,
Journal of Telecommunication, Electronic and Computer Engineering, Vol.9, No.3-2, 49-52, 2017.
(Elsevier: Scopus)
10. Masaki Hashizume, Yudai Shiraishi, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Electrical Test of Resistive and Capacitive Open Defects at Data Bus in 3D Memory IC,
Journal of Telecommunication, Electronic and Computer Engineering, Vol.9, No.3-2, 39-42, 2017.
(Elsevier: Scopus)
11. Zheng-Hong Cai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Modified PRPG for Test Data Reduction Using BAST Structure,
Journal of Signal Processing, Vol.21, No.4, 125-128, 2017.
(DOI: 10.2299/jsp.21.125)
12. (名) Widiant, Masaki Hashizume, Shohei Suenaga, Hiroyuki Yotsuyanagi, Akira Ono, Shyue-Kung Lu and Zvi Roth :
A Built-in Test Circuit for Electrical Interconnect Testing of Open Defects in Assembled PCBs,
IEICE Transactions on Information and Systems, Vol.E99-D, No.11, 2723-2733, 2016.
(DOI: 10.1587/transinf.2015EDP7273,   CiNii: 1390282679355793792)
13. 橋爪 正樹, 伊喜利 勇貴, 小西 朝陽, 四柳 浩之, Shyue-Kung Lu :
バウンダリスキャンテスト機構を用いたはんだ接合部の電気検査法とその組込型検査回路,
エレクトロニクス実装学会誌, Vol.19, No.3, 161-165, 2016年.
(DOI: 10.5104/jiep.19.161,   CiNii: 1390282679537111680)
14. Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume and Kozo Kinoshita :
SAT-Based Test Generation for Open Faults Using Fault Excitation Caused by Effect of Adjacent Lines,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E96-A, No.12, 2561-2567, 2013.
(DOI: 10.1587/transfun.E96.A.2561,   CiNii: 1390282681288947840)
15. 橋爪 正樹, 小西 朝陽, 四柳 浩之 :
3次元実装IC内ダイ間論理信号線の断線に対する電気テスト用回路,
電子情報通信学会論文誌(C), Vol.J96-C, No.11, 361-370, 2013年.
(CiNii: 1520853833941357824)
16. Hiroyuki Yotsuyanagi, Hiroyuki Makimoto, Takanobu Nimiya and Masaki Hashizume :
On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan,
IEICE Transactions on Information and Systems, Vol.E96-D, No.9, 1986-1993, 2013.
(DOI: 10.1587/transinf.E96.D.1986,   CiNii: 1390282679355091328)
17. Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Electrical Test Method for Interconnect Open Defects in 3D ICs,
Transactions of The Japan Institute of Electronics Packaging, Vol.5, No.1, 26-33, 2012.
(DOI: 10.5104/jiepeng.5.26)
18. 橋爪 正樹, 加藤 健二, 四柳 浩之 :
IEEE1149.1準拠IC間断線の電気検査法,
エレクトロニクス実装学会誌, Vol.14, No.2, 99-102, 2011年.
(DOI: 10.5104/jiep.14.99,   CiNii: 1390282679537197440,   Elsevier: Scopus)
19. 山崎 浩二, 堤 利幸, 高橋 寛, 樋上 喜信, 相京 隆, 四柳 浩之, 橋爪 正樹, 高松 雄三 :
故障励起関数を利用したオープン故障の診断法,
電子情報通信学会論文誌(D), Vol.J93-D, No.11, 2416-2425, 2010年.
(CiNii: 1520009408686075904)
20. Hiroyuki Yotsuyanagi, Masaki Hashizume and Masayuki Yamamoto :
Scan Chain Ordering to Reduce Test Data for BIST-Aided Scan Test Using Compatible Scan Flip-Flops,
IEICE Transactions on Information and Systems, Vol.E93-D, No.1, 10-16, 2010.
(DOI: 10.1587/transinf.E93.D.10,   CiNii: 1390001204379032064,   Elsevier: Scopus)
21. 小野 安季良, 一宮 正博, 四柳 浩之, 高木 正夫, 橋爪 正樹 :
CMOSゲート回路を断線センサとして用いた部品接合不良検出法,
エレクトロニクス実装学会誌, Vol.12, No.2, 137-143, 2009年.
(DOI: 10.5104/jiep.12.137,   CiNii: 1390282679536583040,   Elsevier: Scopus)
22. 高木 正夫, 橋爪 正樹, 一宮 正博, 四柳 浩之 :
交流電界印加時の電流テストによるCMOS LSIのリード浮き検出のための印加交流電圧,
エレクトロニクス実装学会誌, Vol.10, No.3, 219-228, 2007年.
(DOI: 10.5104/jiep.10.219,   CiNii: 1520572359685232384)
23. Hiroyuki Yotsuyanagi, Toshimasa Kuchii, Shigeki Nishikawa, Masaki Hashizume and Kozo Kinoshita :
Reducing Scan Shifts Using Configurations of Compatible and Folding Scan Trees,
Journal of Electronic Testing - Theory and Applications, Vol.21, No.6, 613-620, 2005.
(DOI: 10.1007/s10836-005-2719-2)
24. 月本 功, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
ばらつきを有するICで構成したTTL回路の電源電流による統計的断線故障検出法,
エレクトロニクス実装学会誌, Vol.8, No.3, 199-207, 2005年.
(DOI: 10.5104/jiep.8.199,   CiNii: 1520853834658646016)
25. Masaki Hashizume, Teruyoshi Matsushima, Takashi Shimamoto, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Akio Sakamoto :
Genetic State Reduction Method of Incompletely Specified Machines,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E87-A, No.6, 1555-1563, 2004.
(CiNii: 1574231877208281344,   Elsevier: Scopus)
26. Masao Takagi, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Lead Open Detection Based on Supply Current of CMOS LSIs,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E87-A, No.6, 1330-1337, 2004.
(CiNii: 1572261552371298560,   Elsevier: Scopus)
27. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Sequence Generation for Test Time Reduction of IDDQ Testing,
IEICE Transactions on Information and Systems, Vol.E87-D, No.3, 537-543, 2004.
(CiNii: 1570009752557232384,   Elsevier: Scopus)
28. Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits,
IEICE Transactions on Information and Systems, Vol.E87-D, No.3, 571-579, 2004.
(CiNii: 1571980077394203904,   Elsevier: Scopus)
29. Hiroyuki Yotsuyanagi, Taisuke Iwakiri, Masaki Hashizume and Takeomi Tamesada :
Test Pattern Generation for CMOS Open Defect Detection by Supply Current Testing under AC Electric Field,
IEICE Transactions on Information and Systems, Vol.E86-D, No.12, 2666-2673, 2003.
(CiNii: 1573668927254908928,   Elsevier: Scopus)
30. 橋爪 正樹, 田坂 英司, 四柳 浩之, 為貞 建臣, 茅原 敏広, 森田 郁朗, 大家 隆弘 :
CMOSマイクロコンピュータ回路の電源電流によるブリッジ故障検出法,
エレクトロニクス実装学会誌, Vol.6, No.7, 564-572, 2003年.
(DOI: 10.5104/jiep.6.564,   CiNii: 1520290884709986560)
31. 一宮 正博, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
CMOS論理回路の発振を生じるICピン短絡故障検出回路,
電子情報通信学会論文誌(D-I), Vol.J86-D-I, No.6, 402-411, 2003年.
(CiNii: 1520572357417353088)
32. 一宮 正博, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
CMOS論理ICの交流電界印加時の電源電流測定によるピン浮き検出法,
エレクトロニクス実装学会誌, Vol.6, No.2, 140-146, 2003年.
(DOI: 10.5104/jiep.6.140,   CiNii: 1520853834658559360)
33. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Defect Detection by Supply Current Measurement under Time-Variable Electric Field Supply,
IEICE Transactions on Information and Systems, Vol.E85-D, No.10, 1542-1550, 2002.
(CiNii: 1574231876981112832,   Elsevier: Scopus)
34. Masaki Hashizume, Teppei Takeda, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Yukiya Miura and Kozo Kinoshita :
IDDQ Test Time Reduction by High Speed Charging of Load Capacitors of CMOS Logic Gates,
IEICE Transactions on Information and Systems, Vol.E85-D, No.10, 1534-1541, 2002.
(CiNii: 1570854177260582912,   Elsevier: Scopus)
35. Masaki Hashizume, Hiroshi Hoshika, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testable Static CMOS PLA for IDDQ Testing,
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, Vol.E84-A, No.6, 1488-1495, 2001.
(CiNii: 1571135652357071360,   Elsevier: Scopus)
36. Hiroyuki Yotsuyanagi and Kozo Kinoshita :
Finding Unreachable States of Sequential Circuits,
Technology Reports of the Osaka University, Vol.49, No.2344, 49-55, 1999.
37. 四柳 浩之, 梶原 誠司, 樹下 行三 :
到達不能状態に基づく順序回路の冗長除去手法,
電子情報通信学会論文誌(D-I), Vol.J81-D-I, No.2, 204-212, 1998年.
(CiNii: 1520572360264178688)
38. Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Synthesis of Sequential Circuits by Redundancy Removal and Retiming,
Journal of Electronic Testing - Theory and Applications, Vol.11, No.1, 81-92, 1997.
(DOI: 10.1023/A:1008251901959)
39. Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Retiming for Sequential Circuits with a Specified Initial State and Its Application to Testability Enhancement,
IEICE Transactions on Information and Systems, Vol.E78-D, No.7, 861-867, 1995.
(CiNii: 1572261552264073344)

学術論文(紀要・その他):

1. 四柳 浩之, 橋爪 正樹 :
多層配線LSIの断線故障検査に関する研究,
徳島大学大学院ソシオテクノサイエンス研究部研究報告, No.53, 16-20, 2008年.
(徳島大学機関リポジトリ: 59703,   CiNii: 1050564287417110144)

学術レター:

1. Shohei Kondo, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Propagation Delay Analysis of a Soft Open Defect inside a TSV,
Transactions of The Japan Institute of Electronics Packaging, Vol.4, No.1, 119-126, 2011.
(DOI: 10.5104/jiepeng.4.119,   CiNii: 1390001205315231104)
2. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Sequential Redundancy Removal Using Test Generation and Multiple Strongly Unreachable States,
IEICE Transactions on Information and Systems, Vol.E85-D, No.10, 1605-1608, 2002.
(CiNii: 1573950402004399616,   Elsevier: Scopus)

総説・解説:

1. 四柳 浩之, バウンダリスキャン研究会 :
バウンダリスキャン設計の現状と展望,
エレクトロニクス実装学会誌, Vol.24, No.1, 96-98, 2021年1月.
(DOI: 10.5104/jiep.24.96)
2. 四柳 浩之, バウンダリスキャン研究会 :
バウンダリスキャン研究の最前線,
エレクトロニクス実装学会誌, Vol.23, No.6, 539-542, 2020年9月.
(DOI: 10.5104/jiep.23.539)
3. 四柳 浩之, 検査技術委員会 :
3次元積層集積回路の検査技術の現状と展望,
エレクトロニクス実装学会誌, Vol.23, No.1, 32-36, 2020年1月.
(徳島大学機関リポジトリ: 118045,   DOI: 10.5104/jiep.23.32,   CiNii: 1390565134815288448,   Elsevier: Scopus)
4. 四柳 浩之 :
VLSI設計教育用設備の導入について,
広報, Vol.15, 41-42, 2008年12月.
5. 橋爪 正樹, 四柳 浩之 :
東京大学VDECのICツールを用いたICの設計と試作,
広報, Vol.13, 30-32, 2006年12月.

国際会議:

1. Hiroyuki Yotsuyanagi :
On the application of boundary scan design with embedded time-to-digital converter to 3D stacked IC,
Proc. 2023 IEEE International Test Conference in Asia, Matsue, Sep. 2023.
2. Shogo Tohkai, Daichi Akamatsu, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Test Pattern Generation Method for an Approximate Multiplier Considering Acceptable Faults,
Proc. 2023 IEEE International Test Conference in Asia, 1-6, Matsue, Sep. 2023.
(DOI: 10.1109/ITC-Asia58802.2023.10301158)
3. Miki Hayato, Eisuke Ohama, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Evaluation of a PUF Embedded in the Delay Testable Boundary Scan Circuit,
Proc. of 2023 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC), 896-901, Cheju, Jun. 2023.
(DOI: 10.1109/ITC-CSCC58803.2023.10212656)
4. Ohmatsu Masao, Yuto Ohtera, Yuki Ikiri, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Masaki Hashizume :
Enhanced Interconnect Test Method for Resistive Open Defects in Final Tests with Relaxation Oscillators,
Proc.of IEEE 31st Asian Test Symposium, 49-53, Nov. 2022.
(DOI: 10.1109/ATS56056.2022.00021,   Elsevier: Scopus)
5. Masao Ohmatsu, Fumiya Sako, Ikiri Yuki, Hiroyuki Yotsuyanagi, Lu Shyue-Kung and Masaki Hashizume :
Detectability of Open Defects at Interconnects between Dies in 3D Stacked ICs with Relaxation Oscillators,
Proc. of IEEE CPMT Symposium Japan 2022, 94-95, Kyoto, Nov. 2022.
(DOI: 10.1109/ICSJ55786.2022.10034736,   Elsevier: Scopus)
6. Hiroyuki Yotsuyanagi, Kohji Arimoto, Koji Makino and Masaki Hashizume :
Scan Shift Reduction in Delay Testing using Bounary Scan with Embedded TDC,
the 22nd IEEE Workshop on RTL and High Level Testing, Online, Nov. 2021.
7. Yuya Okumoto, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
Detectable Resistance Increase of Open Defects in Assembled PCBs by Quiescent Currents through Embedded Diodes,
Proc. of 2021 International Conference on Electronics Packaging (ICEP), Tokyo, May 2021.
(DOI: 10.23919/ICEP51988.2021.9451913)
8. Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama and Shyue-Kung Lu :
Recovery of Defective TSVs with A Small Number of Redundant TSVs in 3D Stacked ICs,
the 21st IEEE Workshop on RTL and High Level Testing, Online, Nov. 2020.
9. Kanami Nagata, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Time Reduction of Small Delay Testing for Scan Design with Embedded TDC,
the 21st IEEE Workshop on RTL and High Level Testing, Online, Nov. 2020.
10. Sako Fumiya, yuki ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Yokoyama Hiroshi and Shyue-Kung Lu :
Temperature Sensing with a Relaxation Oscillator in CMOS ICs,
Proc. of The 35th International Technical Conference on Circuits/Systems, Computers and Communications, 141-144, Jul. 2020.
(Elsevier: Scopus)
11. Toshiaki Satoh, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Delay Elements in Boundary Scan Cells for Delay Testing of 3D IC Interconnection,
Proc. of The IEEE 2019 International 3D Systems Integration Conference, P4023-1-P4023-4, Sendai, Oct. 2019.
(DOI: 10.1109/3DIC48104.2019.9058908,   Elsevier: Scopus)
12. Hanna Soneda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Field Test Method of Resistive Open Defects between Dies by Quiescent Currents through Embedded Diodes,
Proc. of The IEEE 2019 International 3D Systems Integration Conference, P4022-1-P4022-5, Sendai, Oct. 2019.
(DOI: 10.1109/3DIC48104.2019.9058777,   Elsevier: Scopus)
13. Shuya Kikuchi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Delay Measurement under Delay Variations in Boundary Scan Circuit with Embedded TDC,
Proc. 2019 IEEE International Test Conference in Asia, 169-174, Tokyo, Sep. 2019.
(DOI: 10.1109/ITC-Asia.2019.00042,   Elsevier: Scopus)
14. Michiya Kanda, Daisuke Yabui, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Stand-by Mode Test Method of Interconnects between Dies in 3D ICs with IEEE 1149.1 Test Circuits,
Proc. of IEEE CPMT Symposium Japan 2018, 189-192, Kyoto, Nov. 2018.
(DOI: 10.1109/ICSJ.2018.8602560)
15. Yuta Matsumoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defect Detection in SoCs by a Test Method Based on Injected Charge Volume after Test Input Application,
Proc. of IEEE CPMT Symposium Japan 2018, 141-142, Kyoto, Nov. 2018.
(DOI: 10.1109/ICSJ.2018.8602818,   Elsevier: Scopus)
16. Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Time Reduction on Testing Delay Faults in 3D ICs Using Boundary Scan Design,
Proc.of IEEE 27th Asian Test Symposium, 7-12, Hefei, Oct. 2018.
(DOI: 10.1109/ATS.2018.00013,   Elsevier: Scopus)
17. Ishihara Ken, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defects in 3D Stacked ICs Detected by Electrical Interconnect Testing with a Charge Injector Made of MOS Capacitors,
Proc. of 33rd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2018), 114-117, Bangkok, Jul. 2018.
18. Jumpei Kawano, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Design and Evaluation of a TDC Cell Embedded in the Boundary Scan Circuit for Delay Fault Testing of 3D ICs,
Proc. of 33rd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2018), 110-113, Bangkok, Jul. 2018.
19. Toshinori Hosokawa, Morito Niseki, Masayoshi Yoshimura, Hiroshi Yamazaki, Masayuki Arai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Sequentially Untestable Fault Identification Method Based on n-Bit State Cube Justification,
24th IEEE International Symposium on On-Line Testing and Robust System Design, Spain, Jul. 2018.
(DOI: 10.1109/IOLTS.2018.8474268,   Elsevier: Scopus)
20. Jumpei Kawano, Hiroyuki Yotsuyanagi and Masaki Hashizume :
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Proc. of International Forum on Advanced Technologies 2018, P1-13-1-P1-13-3, Tokushima, Japan, Mar. 2018.
21. Alia Ashikin Fara, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests for Capacitive Open Defects in Assembled PCBs,
Proc. of International Forum on Advanced Technologies 2018, P1-12-1-P1-12-3, Tokushima, Japan, Mar. 2018.
22. Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defect Detection in 3D ICs with a Comparator of Offset Cancellation Type under Process Variation,
Proc. of International Forum on Advanced Technologies 2018, P1-11-1-P1-11-3, Tokushima, Japan, Mar. 2018.
23. Miyatake Noriko, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama and Tetsuo Tada :
Oscillation Frequency Estimation of Ring Oscillator for Interconnect Tests in 3D Stacked ICs,
Proc. of 2018 RISP International Workshop on Nonlinear Circuits, Communications, 659-662, Mar. 2018.
24. Hanna Soneda, Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Kung Shyue LU :
Detectable Resistive Open Defects in 3D ICs with Electrical Interconnect Test Circuit Made of Diodes,
Proc. of 2018 RISP International Workshop on Nonlinear Circuits, Communications, 655-658, Mar. 2018.
25. Morito Niseki, Toshinori Hosokawa, Masayoshi Yoshimura, Hiroshi Yamazaki, Masayuki Arai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Sequentially Untestable Fault Identification Method Based on State Cube Justification,
the 18th IEEE Workshop on RTL and High Level Testing, 43-46, Taipei, Dec. 2017.
26. Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Reordering Delay Elements in Boundary Scan Circuit with Embedded TDC,
the 18th IEEE Workshop on RTL and High Level Testing, Taipei, Dec. 2017.
27. Shyue-Kung Lu, Shu-Chi Yu, Masaki Hashizume and Hiroyuki Yotsuyanagi :
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Proc.of IEEE 26th Asian Test Symposium, 249-254, Taipei, Nov. 2017.
(DOI: 10.1109/ATS.2017.55,   Elsevier: Scopus)
28. Ayumu Kambara, Hiroyuki Yotsuyanagi, Daichi Miyoshi, Masaki Hashizume and Shyue-Kung Lu :
Open Defect Detection with a Built-in Test Circuit by IDDT Appearance Time in CMOS ICs,
Proc.of IEEE 26th Asian Test Symposium, 237-242, Taipei, Nov. 2017.
(DOI: 10.1109/ATS.2017.53,   Elsevier: Scopus)
29. Kouhei Ohtani, Naho Osato, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Resistive Open Defects Detected by Interconnect Testing Based on Charge Volume Injected to 3D ICs,
Proc. of IEEE CPMT Symposium Japan 2017, 231-234, Kyoto, Nov. 2017.
(DOI: 10.1109/ICSJ.2017.8240124,   Elsevier: Scopus)
30. Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Current Sensor Made of a Comparator of Offset Cancellation Type for Electrical Interconnect Tests of 3D ICs,
Proc. of IEEE CPMT Symposium Japan 2017, 137-138, Kyoto, Nov. 2017.
(DOI: 10.1109/ICSJ.2017.8240131,   Elsevier: Scopus)
31. Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Defective Level Monitor of Open Defects in 3D ICs with a Comparator of Offset Cancellation Type,
2017 IEEE Int. Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), 1-4, Cambridge, Oct. 2017.
(DOI: 10.1109/DFT.2017.8244446,   Elsevier: Scopus)
32. Yuuya Ohama, Masaki Hashizume, Hiroyuki Yotsuyanagi, Yoshinobu Higami and Hiroshi Takahashi :
On Selection of Adjacent Lines in Test Pattern Generation for Delay Faults Considering Crosstalk Effects,
Proc. of 17th International Symposium on Communications and Information Technologies, 96-100, Cairns, Sep. 2017.
(DOI: 10.1109/ISCIT.2017.8261186,   Elsevier: Scopus)
33. Kouhei Ohtani, Naho Osato, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Defect Level Monitor of Resistive Open Defect at Interconnects in 3D ICs by Injected Charge Volume,
Proc. of 17th International Symposium on Communications and Information Technologies, 46-50, Cairns, Sep. 2017.
(DOI: 10.1109/ISCIT.2017.8261176,   Elsevier: Scopus)
34. Michiya Kanda, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Capacitive Open Detection in 3D ICs with A Built-in Comparator of Offset Cancellation Type,
IEEE 2017 Taiwan and Japan Conference on Circuits and Systems, Okayama, Aug. 2017.
35. Michiya Kanda, Masaki Hashizume, Akihiro Odoriba, Yohei Kakee, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Test Circuit Using A Comparator of Offset Cancel Type for Electrical Interconnect Tests of 3D Stacked ICs,
Proc. of International Forum on Advanced Technologies 2017, 233-235, Hualien, Taiwan, Mar. 2017.
36. Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Test Input Vectors for Detecting Stuck-at Faults at Address and Data Buses in 3D Stacked Memory ICs,
Proc. of International Forum on Advanced Technologies 2017, 127-129, Hualien, Taiwan, Mar. 2017.
37. Zheng-Hong Cai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Modified PRPG for Test Data Reduction Using BAST Structure,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 441-444, Guam, Mar. 2017.
38. Fara Ashikin Binti Ali, Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Capacitive Open Defect Detection by Electrical Interconnect Test of 3D ICs without Boundary Scan Flip Flops,
Proc. of the 17th IEEE Workshop on RTL and High Level Testing, 1-2-1-1-2-6, Hiroshima, Nov. 2016.
39. Takumi Kawaguchi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Control Circuit and Observation Conditions for Testing Multiple TSVs Using Boundary Scan Circuit with Embedded TDC,
Proc. of the 17th IEEE Workshop on RTL and High Level Testing, 1-3-1-1-3-6, Hiroshima, Nov. 2016.
40. Ali Ashikin Binti Fara, Masaki Hashizume, Yuki Ikiri, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Testability for Resistive Open Defects by Electrical Interconnect Test of 3D ICs without Boundary Scan Flip Flops,
Proc. of IEEE CPMT Symposium Japan 2016, 137-138, Kyoto, Nov. 2016.
(DOI: 10.1109/ICSJ.2016.7801302,   Elsevier: Scopus)
41. Kouhei Ohtani, Masaki Hashizume, Daisuke Suga, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Power Supply Circuit for Interconnect Tests Based on Injected Charge Volume of 3D IC,
Proc. of IEEE CPMT Symposium Japan 2016, 139-140, Kyoto, Nov. 2016.
(DOI: 10.1109/ICSJ.2016.7801303,   Elsevier: Scopus)
42. Masaki Hashizume, Akihiro Odoriba, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Defective Level Monitor of Resistive Open Defects in 3D ICs with Logic Gates,
Proc. of IEEE CPMT Symposium Japan 2016, 99-102, Kyoto, Nov. 2016.
(DOI: 10.1109/ICSJ.2016.7801299,   Elsevier: Scopus)
43. Fara Binti Ali Ashikin, Akihiro Odoriba, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests for Capacitive Open Defects in Assembled PCBs,
Proc. of International Design and Concurrent Engineering Conference 2016, Langkawi, Sep. 2016.
44. Masaki Hashizume, Yudai Shiraishi, Hiroyuki Yotsuyanagi, Hiroshi Yokiyama, Tetsuo Tada and Shyue-Kung Lu :
Electrical Test of Resistive and Capacitive Open Defects at Data Bus in 3D Memory IC,
Proc. of International Design and Concurrent Engineering Conference 2016, Langkawi, Sep. 2016.
45. Kouhei Ohtani, Daisuke Suga, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Built-in Test Circuit for Injected Charge Tests of Open Defects in CMOS ICs,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2016, 291-294, Okinawa, Jul. 2016.
46. Masashi Okamoto, Akihiro Odoriba, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
A Built-in Test Circuit to Monitor Changing Process of Resistive Open Defects in 3D ICs,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2016, 295-298, Okinawa, Jul. 2016.
47. Takumi Miyabe, Masaki Hashizume, Hiroyuki Yotsuyanagi, Shyue-Kung Lu and Zvi Roth :
A Built-in Electrical Test Circuit for Detecting Open Leads in Assembled PCB Circuits with RC Integrator,
Proceedings of International Conference on Electronics Packaging 2016, 451-455, Sapporo, Apr. 2016.
48. Ali Ashikin Binti Fara, Akihiro Odoriba, Masaki Hashizume, Shoichi Umezu, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Tests of Capacitive Open Defects at BGA ICs in Assembled PCB,
Proc. of International Forum on Advanced Technologies 2016, 229-231, Tokushima, Mar. 2016.
49. Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Die Design for Cost reduction of 3F Stacked Memory ICs,
Proc. of International Forum on Advanced Technologies 2016, 79-80, Tokushima, Mar. 2016.
50. Masaki Hashizume, Yuki Ikiri, Shoichi Umezu, Ali Ashikin Binti Fara, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Feasibility of Electrical Test for Open Defects at Address Bus in 3D Memory IC,
Proc. of International Forum on Advanced Technologies 2016, 51-53, Tokushima, Mar. 2016.
51. Masaki Hashizume, Shoichi Umezu, Yuki Ikiri, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Test Circuit for Electrical Interconnect Tests of 3D ICs without Boundary Scan Flip Flops,
Proc. of the 16th IEEE Workshop on RTL and High Level Testing, 23-28, Mumbai, Nov. 2015.
52. Masaki Hashizume, Shoichi Umezu, Yuki Ikiri, Ali Ashikin Binti Fara, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Interconnect Test Method of 3D ICs without Boundary Scan Flip Flops,
Proc. of IEEE CPMT Symposium Japan 2015, 136-139, Kyoto, Nov. 2015.
(DOI: 10.1109/ICSJ.2015.7357381,   Elsevier: Scopus)
53. Akihiro Odoriba, Masaki Hashizume, Shoichi Umezu and Hiroyuki Yotsuyanagi :
A Design for Testability with nMOS Switches to Detect Open pins in Assembled PCBs,
Proc. of International Design and Concurrent Engineering Conference 2015, 31-1-31-6, Tokushima, Sep. 2015.
54. Hiroyuki Yotsuyanagi, Akihiro Fujiwara and Masaki Hashizume :
On TSV Array Defect Detection Method Using Two Ring-oscillators Considering Signal Transitions at Adjacent TSVs,
Proc. of IEEE 3D System Integration Conference 2015, TS8.24.1-TS8.24.4, Sep. 2015.
(DOI: 10.1109/3DIC.2015.7334594,   Elsevier: Scopus)
55. Daisuke Suga, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Interconnect Test Method of 3D ICs by Injected Charge Volume,
Proc. of IEEE 3D System Integration Conference 2015, TS8.19.1-TS8.19.5, Sendai, Sep. 2015.
(DOI: 10.1109/3DIC.2015.7334588,   Elsevier: Scopus)
56. Kosuke Nanbara, Akihiro Odoriba, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Electrical Interconnect Test of 3D ICs Made of Dies without ESD Protection Circuits with a Built-in Test Circuit,
Proc. of IEEE 3D System Integration Conference 2015, TS8.22.1-TS8.22.5, Sendai, Sep. 2015.
(DOI: 10.1109/3DIC.2015.7334592,   Elsevier: Scopus)
57. Masaki Hashizume, Singo Saijyo and Hiroyuki Yotsuyanagi :
Electrically Testable CMOS Image Pixel Circuit,
Proc. of IEEE 2015 European Conference on Circuit Theory and Design, 1-4, Trondheim, Aug. 2015.
(DOI: 10.1109/ECCTD.2015.7300000)
58. Daisuke Suga, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Electrical Test for Open Defects in CMOS ICs by Injected Charge,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2015, 653-656, Seoul, Jun. 2015.
59. Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Repair Circuit of TSVs in a 3D Stacked Memory IC,
Proc. of International Technical Conference on Circuits/Systems, Computers and Communications 2015, 431-434, Seoul, Jun. 2015.
60. Akihiro Odoriba, Shoichi Umezu, Masaki Hashizume, Hiroyuki Yotsuyanagi, Ali Ashikin Binti Fara and Shyue-Kung Lu :
A Testable Design for Electrical Interconnect Tests of 3D ICs,
Proceedings of 2015 International Conference on Electronics Packaging and iMAPS All Asia Conference, 718-722, Kyoto, Japan, Apr. 2015.
(DOI: 10.1109/ICEP-IAAC.2015.7111105,   Elsevier: Scopus)
61. Yuki Ikiri, Masaki Hashizume, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Switch Circuit for Repairing Defective TSVs in a 3D Stacked Memory IC,
Proc. of International Forum on Advanced Technologies 2015, 160-161, Tokushima, Mar. 2015.
62. Masaki Hashizume, Shoichi Umezu, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
A Built-in Supply Current Test Circuit for Electrical Interconnect Tests of 3D ICs,
Proc. of IEEE 3D System Integration Conference 2014, O7-1-O7-6, Kinsdale, Ireland, Dec. 2014.
(DOI: 10.1109/3DIC.2014.7152148)
63. Chih-Chan Fang, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Test Pattern Matching Method on BAST Architecture for Test Data Reduction by Controlling Scan Shift,
Proc. of the 15th IEEE Workshop on RTL and High Level Testing, 130-134, Nov. 2014.
64. Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume, Yoshinobu Higami and Hiroshi Takahashi :
On SAT-based Test Generation for Resistive Open Using Delay Variation Caused by Effect of Adjacent Lines,
Proc. of the 15th IEEE Workshop on RTL and High Level Testing, 49-53, Nov. 2014.
65. Masaki Hashizume, Yudai Shiraishi, Hiroyuki Yotsuyanagi, Hiroshi Yokoyama, Tetsuo Tada and Shyue-Kung Lu :
Threshold Setting of Electrical Test Method for Open Defects at Data Bus in 3D SRAM IC,
Proc. of the 15th IEEE Workshop on RTL and High Level Testing, 64-68, Nov. 2014.
66. Kousuke Nambara, Shoichi Umezu, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
Threshold Value Estimation of Electrical Interconnect,
Proc. of IEEE CPMT Symposium Japan 2014, 158-161, Nov. 2014.
(DOI: 10.1109/ICSJ.2014.7009634,   Elsevier: Scopus)
67. Hiroyuki Yotsuyanagi, Hiroki Sakurai and Masaki Hashizume :
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68. Masaki Hashizume, Shohei Suenaga and Hiroyuki Yotsuyanagi :
A Built-in Test Circuit for Detecting Open Defects by IDDT Appearance Time in CMOS ICs,
Proc. of the 3rd International Conference on Design and Concurrent Engineering, Sep. 2014.
69. Yudai Shiraishi, Masaki Hashizume, Hiroyuki Yotsuyanagi, Tetsuo Tada and Shyue-Kung Lu :
Electrical Test Method of Open Defects at Data Buses in 3D SRAM IC,
Proc. of International Conference on Electronics Packaging 2014, 235-238, Apr. 2014.
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Proceedings of International Conference on Electronics Packaging 2014, 227-230, Toyama, Apr. 2014.
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71. Akira Ono, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Pin Open Detection of BGA IC by Supply Current Testing,
Proceedings of International Conference on Electronics Packaging 2014, 231-234, Toyama, Japan, Apr. 2014.
(DOI: 10.1109/ICEP.2014.6826695,   Elsevier: Scopus)
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73. Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume, Yoshinobu Higami and Hiroshi Takahashi :
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Feasibility of Interconnect Tests of Open Defects in a 3D IC with a Built-in Supply Current Test Circuit,
Digest of Papers of the 14-th IEEE Workshop on RTL and High Level Testing, I.1.F-1-I.1.F-5, Yilan,Taiwan, Nov. 2013.
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Proc.of IEEE 22th Asian Test Symposium, 13-18, Yilan,Taiwan, Nov. 2013.
(DOI: 10.1109/ATS.2013.13)
78. Ei Haraguchi, Masaki Hashizume, Katsuya Manabe, Hiroyuki Yotsuyanagi, Tetsuo Tada, Shyue-Kung Lu and Zvi Roth :
Reduction Method of Number of Electromagnetic Simulation Times for Estimating Output Voltage at Hard Open TSV in 3D IC,
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79. Shohei Suenaga, Masaki Hashizume, Hiroyuki Yotsuyanagi, Tetsuo Tada and Shyue-Kung Lu :
Built-in IDDT Appearance Time Sensor for Detecting Open Faults in 3D IC,
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Time-to-Digital Converter Embedded in Boundary-Scan Circuit and Its Application to 3D iC Testing,
International Test Conference 2013, PO30, Anaheim, Sep. 2013.
81. Shoichi Umezu, Masaki Hashizume, Hiroyuki Yotsuyanagi and Shyue-Kung Lu :
Testability of Open Defects at Interconnections in 3D ICs with a Built-in Test Circuit for Supply Current Testing,
International Test Conference 2013, PO29, Anaheim, Sep. 2013.
82. Akira Ono, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Open Defect Detection in Assembled PCBs by Supply Current Testing with Electrodes Embedded inside ICs,
Proceedings of ICEP2013, 451-456, Osaka, Japan, Apr. 2013.
83. Masaki Hashizume, Masatake Akutagawa, Shyue-Kung Lu and Hiroyuki Yotsuyanagi :
Electrical Test Method of Open Defects at Bi-directional Interconnects in 3D ICs,
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84. (名) Widianto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Size Reduction of a Built-in Test Circuit for Locating Open Interconnects in 3D ICs,
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85. (名) Widianto, Hiroyuki Yotsuyanagi, Akira Ono, Masao Takagi, Zvi Roth and Masaki Hashizume :
A Built-in Electrical Test Circuit for Interconnect tests in Assembled PCBs,
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86. Jun Yamashita, Hiroyuki Yotsuyanagi, Masaki Hashizume and Kozo Kinoshita :
On Detectability Analysis of Open Faults Using SAT-based Test Pattern Generation Considering Adjacent Lines,
Digest of Papers of the 13-th IEEE Workshop on RTL and High Level Testing, 2.1.1-2.1.6, Niigata, Nov. 2012.
87. Masaki Hashizume, Shohei Kondo, Ei Haraguchi, Hiroyuki Yotsuyanagi, Tetsuo Tada and Zvi Roth :
Output Voltage Estimation Method of Hard Open TSV in 3D ICs,
Digest of Papers of the 13-th IEEE Workshop on RTL and High Level Testing, 6.1.1-6.1.5, Niigata, Nov. 2012.
88. Masaki Hashizume, Tomoaki Konishi and Hiroyuki Yotsuyanagi :
Electrical Interconnect Testing of Open Defects in Assembled PCBs Utilizing IEEE 1149.1 Test Mechanism,
International Test Conference 2012, PO1, Anaheim, Nov. 2012.
89. Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Built-in Test Circuit for Supply Current Testing of Open Defects at Interconnects in 3D ICs,
Proc. of 4-th Electronics System Integration Technologies Conference(ESTC 2012), PA21.1_1-PA21.1_6, Amsterdam, Sep. 2012.
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90. Takahashi Hiroshi, Higami Yoshinobu, Yamazaki Koji, Tsutsumi Toshiyuki, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Generation for Resistive Open Faults with Considering Adjacent Lines,
Proc. of 2012 International Technical Conference on Circuits/Systems, Computers and Communications, P-T2-06-1-P-T2-06-4, Sapporo, Jul. 2012.
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Proc. of 2012 International Technical Conference on Circuits/Systems, Computers and Communications, E-M2-05-1-E-M2-05-4, Sapporo, Jul. 2012.
92. Shingo Saijo, Hiroyuki Yotsuyanagi, Masaki Hashizume and Kozo Kinoshita :
Testable Design of CMOS Image Pixel Circuits for Electrical Testing,
Proc. of 2012 International Technical Conference on Circuits/Systems, Computers and Communications, D-W2-04-1-D-W2-04-4, Sapporo, Jul. 2012.
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94. Ei Haraguchi, Shohei Kondo, Katsuya Manabe, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Output Voltage of a Floating Metal Line Caused by a Neighboring Metal Line Bending at a Right Angle,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 233-236, Honolulu, Mar. 2012.
95. Yasuhiko Okada, Hiroyuki Yotsuyanagi and Masaki Hashizume :
The Test Vector Compaction Considering Compatible Flip-Flops for BIST-Aided Scan Test,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 449-452, Honolulu, Mar. 2012.
96. Hiroyuki Makimoto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On Measuring Timing Slack Using Boundary Scan with Time-to-Digital Converter for Detecting Delay Faults,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 445-448, Honolulu, Mar. 2012.
97. Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
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99. Hiroyuki Yotsuyanagi, Hiroyuki Makimoto and Masaki Hashizume :
A Boundary Scan Circuit with Time-to-Digital Converter for Delay Testing,
Proc. 20th Asian Test Symposium, 539-544, New Delhi, Nov. 2011.
(DOI: 10.1109/ATS.2011.63,   Elsevier: Scopus)
100. Masaki Hashizume, Yutaka Hata, Hiroyuki Yotsuyanagi and Yukiya Miura :
A Supply Current Testable Register String DAC of Decoder Type,
Proc. of 11th International Symposium on Communications and Information Technologies, 58-63, China, Hangzhou, Oct. 2011.
(DOI: 10.1109/ISCIT.2011.6092183)
101. Lee Heejin, Hiroyuki Yotsuyanagi, Sohn Kyungrak and Masaki Hashizume :
Feasibility of Operating Point Estimation in Lighting Circuit with Measured I-V Characteristics of LEDs,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 1026-1029, Gyeongju, Korea, Jun. 2011.
102. Yoshihiko Miyamori, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Practical Testability of Supply Current Testable DACs of Resistor Type,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 1015-1018, Gyeongju, Korea, Jun. 2011.
103. Tomoaki Konishi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Feasibility of Electrical Testing for Lead Opens of QFP ICs,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 688-691, Gyeongju, Korea, Jun. 2011.
104. Shohei Kondo, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Faulty Effect of Soft Open Defect in TSV Caused by Logic Values of Neighboring TSVs,
Proc. of 2011 International Technical Conference on Circuits/Systems, Computers and Communications, 692-695, Gyeongju, Korea, Jun. 2011.
105. Katsuya Manabe, Hiroyuki Yotsuyanagi, Toshiyuki Tsutsumi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi, Yuzo Takamatsu and Masaki Hashizume :
Estimation of Faulty Effects Caused by a Clack at an Interconnect Line in 90nm ICs,
Proceedings of ICEP2011, 737-742, Nara, Japan, Apr. 2011.
106. Shohei Kondo, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Fault Analysis of Soft Open Defects in TSVs with Electromagnetic Simulator,
Proceedings of ICEP2011, 727-731, Nara, Japan, Apr. 2011.
107. Masaki Hashizume, Yutaka Hata, Hiroyuki Yotsuyanagi and Yukiya Miura :
A Supply Current Testable DAC of Resistor String Type,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 13-16, TianJin,China, Mar. 2011.
108. Masashi Ishikawa, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Data Reduction for BIST-aided Scan Test Using Compatible Flip-flops and Shifting Inverter Code,
Proc. of 19th Asian Test Symposium, 163-166, Shanghai, Dec. 2010.
(DOI: 10.1109/ATS.2010.37)
109. Hiroshi Takahashi, Yoshinobu Higami, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Method for Diagnosing Resistive Open Faults with Considering Adjacent Lines,
Proc. of 10th International Symposium on Communications and Information Technologies, 609-614, Tokyo, Oct. 2010.
(DOI: 10.1109/ISCIT.2010.5665061)
110. Katsuya Manabe, Yuichi Yamada, Hiroyuki Yotsuyanagi, Toshiyuki Tsutsumi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi, Yuzo Takamatsu and Masaki Hashizume :
Output Voltage Estimation of a Floating Interconnect Line Caused by a Hard Open in 90nm ICs,
Proc. of 10th International Symposium on Communications and Information Technologies, 603-608, Tokyo, Oct. 2010.
(DOI: 10.1109/ISCIT.2010.5665062)
111. Lee Heejin, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Lighting Circuit Analysis Method with Measured I-V Characteristics of LEDs,
Proc. of 2010 International Technical Conference on Circuits/Systems, Computers and Communications, 1262-1265, Pattaya,Thailand, Jul. 2010.
112. Masaki Hashizume, Shohei Kondo and Hiroyuki Yotsuyanagi :
Possibility of Logical Error Caused by Open Defects in TSVs,
Proc. of 2010 International Technical Conference on Circuits/Systems, Computers and Communications, 907-910, Pattaya,Thailand, Jul. 2010.
113. Masaki Hashizume, Kazuya Nakaminami, Hiroyuki Yotsuyanagi, Yukunori Nakajima and Kozo Kinoshita :
Current-Based Testable Design of Level Shifters in Liquid Crystal Display Drivers,
Proc. of 2010 15th European Test Symposium, 262, Prague, May 2010.
(DOI: 10.1109/ETSYM.2010.5512731)
114. Masaki Hashizume, Kenichi Uchikura, Akira Ono, Hiroyuki Yotsuyanagi and Masao Takagi :
Built-in Test Circuit for Opens at Interconnects between Dies inside SiPs,
Proceedings of ICEP2010, 705-710, Sapporo, Japan, Apr. 2010.
115. Shohei Kondo, Katsuya Manabe, Masao Takagi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Faulty Effects on Logic Signal of a Hard Open Via from Adjacent Ones,
Proceedings of ICEP2010, 711-715, Sapporo, Japan, Apr. 2010.
116. Ryota Kuribayashi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Generation for Open Faults Considering the Effects of Adjacent Lines,
10th IEEE Workshop on RTL and High Level Testing (WRTLT09), 61-66, Hong Kong, Nov. 2009.
117. Hiroshi Takahashi, Yoshinobu Higami, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
New Class of Tests for Open Faults with Considering Adjacent Lines,
Proc. of 18th Asian Test Symposium, 305-310, Taichung, Taiwan, Nov. 2009.
(DOI: 10.1109/ATS.2009.39)
118. Isao Tsukimoto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Feasibility of IDDQ Tests for Shorts in Deep Submicron ICs,
Proc. of 2009 International Technical Conference on Circuits/Systems, Computers and Communications, 794-796, Jeju,Korea, Jul. 2009.
119. Toshiyuki Tsutsumi, Yasuyuki Kariya, Masaki Hashizume, Hiroyuki Yotsuyanagi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi and Yuzo Takamatsu :
Preliminary Analysis of Interconnect Full Open Faults using TEG chips,
Proc. of 2009 International Technical Conference on Circuits/Systems, Computers and Communications, 679-682, Jeju, Korea, Jul. 2009.
120. Masaki Hashizume, Yutaka Hata, Hiroyuki Yotsuyanagi and Yukiya Miura :
Current Testable Design of Resistor String DACs for Short Defects,
Proc. of 2009 International Technical Conference on Circuits/Systems, Computers and Communications, 428-431, Jeju,Korea, Jul. 2009.
121. Akira Ono, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Open Lead Detection of QFP ICs Using Logic Gates as Open Sensors,
Proc. of 2009 International Conference on Electronics Packaging, 434-439, Kyoto,Japan, Apr. 2009.
122. Hiroyuki Yotsuyanagi, Masaki Hashizume, Toshiyuki Tsutsumi, Koji Yamazaki, Takashi Aikyo, Yoshinobu Higami, Hiroshi Takahashi and Yuzo Takamatsu :
Fault Effect of Open Faults Considering Adjacent Signal Lines in a 90 nm IC,
Proc. of 22nd International Conference on VLSI Design, 91-96, New Delhi, India, Jan. 2009.
(DOI: 10.1109/VLSI.Design.2009.60)
123. Koji Yamazaki, Toshiyuki Tsutsumi, Hiroshi Takahashi, Yoshinobu Higami, Takashi Aikyo, Yuzo Takamatsu, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Novel Approach for Improving the Quality of Open Fault Diagnosis,
Proc. of 22nd International Conference on VLSI Design, 85-90, New Delhi, India, Jan. 2009.
(DOI: 10.1109/VLSI.Design.2009.53)
124. Masayuki Yamamoto, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Scan Chain Configuration for BIST-aided Scan Test using Compatible Scan Flip-flops,
9th Workshop on RTL and High Level Testing (WRTLT08), 99-104, Sapporo, Nov. 2008.
125. Masaki Hashizume, Akihito Shimoura, Masahiro Ichimiya and Hiroyuki Yotsuyanagi :
Test Circuit for Locating Open Leads of QFP ICs,
IEEE 7-th International Board Test Workshop, Fort Collins, USA, Sep. 2008.
126. Yutaka Hata, Masaki Hashizume, Hiroyuki Yotsuyanagi and Yukiya Miura :
Current Testble Design of Resistor String DACs for Open Defects,
Proc. of 2008 International Technical Conference on Circuits/Systems, Computers and Communications, 1533-1536, Shimonoseki, Japan, Jul. 2008.
127. Akira Ono, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Open Lead Detection Based on Logical Change Caused by AC Voltage Signal Stimulus,
Proc. of 2008 International Technical Conference on Circuits/Systems, Computers and Communications, 241-244, Shimonoseki,Japan, Jul. 2008.
128. Masaki Hashizume, Yuichi Yamada, Hiroyuki Yotsuyanagi, Toshiyuki Tsutsumi, Koji Yamazaki, Yoshinobu Higami, Hiroshi Takahashi and Yuzo Takamatsu :
Fault Analysis of Interconnect Opens in 90nm ICs with Device Simulator,
Proc. of 2008 International Technical Conference on Circuits/Systems, Computers and Communications, 249-252, Shimonoseki, Japan, Jul. 2008.
129. Akira Ono, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Test Method for DetectingOpen Leads of Low Voltage LSIs,
Proceedings of ICEP2008, 457-462, Tokyo, Jun. 2008.
130. Masaki Hashizume, Masahiro Ichimiya, Akira Ono and Hiroyuki Yotsuyanagi :
Test Circuit for Vectorless Open Lead Detection of CMOS ICs,
IEEE 6-th International Board Test Workshop, Fort Collins, Oct. 2007.
131. Masaki Hashizume, Yuuki Ogata, Mitsuru Tojo, Masahiro Ichimiya and Hiroyuki Yotsuyanagi :
Interconnect Open Detection by Supply Current Testing under AC Electric Field Application,
IEEE International Workshop on Current and Defect Based Testing, 25-29, Santa Clara, Oct. 2007.
132. Hiroyuki Yotsuyanagi, Takeshi Iihara and Masaki Hashizume :
On SoC Testing Using Multiple Scan Chains with Scan Tree Configurations,
8th Workshop on RTL and High Level Testing (WRTLT07), 151-156, Beijing, Oct. 2007.
133. Masaki Hashizume, Yutaka Hata, Tomomi Nishida, Hiroyuki Yotsuyanagi and Yukiya Miura :
Current Testable Design of Resistor String DACs,
Proc. of 16th Asian Test Symposium, 399-403, Beijing, Oct. 2007.
(DOI: 10.1109/ATS.2007.94)
134. Hiroshi Takahashi, Yoshinobu Higami, Shuhei Kadoyama, Takashi Aikyo, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Clues for Modeling and Diagnosing Open Faults with Considering Adjacent Lines,
Proc. of 16th Asian Test Symposium, 39-44, Beijing, Oct. 2007.
135. Hiroshi Takahashi, Yoshinobu Higami, Toru Kikkawa, Takashi Aikyo, Yuzo Takamatsu, Koji Yamazaki, Toshiyuki Tsutsumi, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Test Generation and Diagnostic Test Generation for Open Faults with Considering Adjacent Lines,
IEEE International Symposium on Defect and Fault-Tolerance in VLSI Systems, 243-251, Rome, Italy, Sep. 2007.
(DOI: 10.1109/DFT.2007.11)
136. Ono Akira, Masaki Hashizume, Masahiro Ichimiya and Hiroyuki Yotsuyanagi :
Open Lead Detection of CMOS Logic Circuits by Low Pressure Probing,
Proceedings of ICEP2007, 359-364, Tokyo, Apr. 2007.
137. Eiji Tasaka, Masaki Hashizume, Seiichi Nishimoto, Hiroyuki Yotsuyanagi, Takahiro Oie, Ikuro Morita and Toshihiro Kayahara :
At Speed Testing of Bus Interconnects in Microcomputers,
7th Workshop on RTL and High Level Testing (WRTLT06), 123-127, Fukuoka, Nov. 2006.
138. Hiroyuki Yotsuyanagi, Tomohiko Nagashima and Masaki Hashizume :
Test Time Reduction for Scan Circuits by Selection of a Flip-flop with Hold Operation,
7th Workshop on RTL and High Level Testing (WRTLT06), 81-85, Fukuoka, Nov. 2006.
139. Masato Nakanishi, Masaki Hashizume, Hiroyuki Yotsuyanagi and Yukiya Miura :
A BIC Sensor Capable of Adjusting IDDQ Limit in Tests,
Proc. of 15th Asian Test Symposium, 69-74, Fukuoka, Nov. 2006.
(DOI: 10.1109/ATS.2006.260995)
140. Tojo Mitsuru, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Masaki Hashizume :
Current Testing of Interconnect Opens between CMOS LSIs Having Scan Cells,
IEEE International Workshop on Current and Defect Based Testing, 39-42, Santa Clara, Oct. 2006.
141. Masaki Hashizume and Hiroyuki Yotsuyanagi :
Test Circuit for Open Lead Detection of CMOS ICs Based on Supply Current,
the IEEE European Board Test Workshop, Southampton, UK, May 2006.
142. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Open Lead Detection Based on Supply Current of CMOS Logic Circuits by AC Voltage Signal Application,
Proceedings of ICEP2006, 147-152, Tokyo, Apr. 2006.
143. Tomohiko Nagashima, Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Time Reduction Method for Scan Design with Clock-Control DFT,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 441-444, Honolulu, Mar. 2006.
144. Masaki Hashizume, Tomomi Nishida, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Yukiya Miura :
Current Testable Design of Resistor String DACs,
The IEEE International Workshop on Electronic Design, Test and Applications, 197-200, Kuala Lumpur, Malaysia, Jan. 2006.
(DOI: 10.1109/DELTA.2006.28)
145. Tomohiko Nagashima, Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Generation for Scan Circuits Using Random Selection of the Operations of Scan Flip-flops,
6th Workshop on RTL and High Level Testing (WRTLT05), 79-83, Harbin, China, Jul. 2005.
146. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Electric Field for Detecting Open Leads in CMOS Logic Circuits by Supply Current Testing,
Proc. of IEEE International Symposium on Circuits and Systems, 2995-2998, Kobe, May 2005.
(DOI: 10.1109/ISCAS.2005.1465257)
147. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Vectorless Open Pin Detection Method for CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 391-396, Tokyo, Apr. 2005.
148. Takashi Sakaguchi, Masaki Hashizume, Hiroyuki Yotsuyanagi, Takeomi Tamesada, Tetsuo Tada, Takeshi Koyama, Yasuhiro Miyagawa, Seiji Tanaka and Toshihiro Kayahara :
Fail-Safe Evaluation Method for Boiler Control Circuits by Circuit Simulation,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 395-398, Honolulu, Mar. 2005.
149. Seiichi Nishimoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Electrical Detection of Pin Shorts by Supply Current of PIC,
Proc. RISP International Workshop on Nonlinear Circuit and Signal Processing, 171-174, Honolulu, Mar. 2005.
150. Masahiro Ichimiya, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Test Equipment for CMOS Lead Open Detection Based on Supply Current under AC Electric Field Application,
Proc. of the ECWC 10 Conference, P03-5-1-P03-5-5, Anaheim, Feb. 2005.
151. Masaki Hashizume, Daisuke Yoneda, Hiroyuki Yotsuyanagi, Tetsuo Tada, Takeshi Koyama, Ikuro Morita and Takeomi Tamesada :
IDDQ Test Method Based on Wavelet Transformation for Noisy Current Measurement Environment,
Proc. of 13th Asian Test Symposium, 112-117, Kenting, Taiwan, Nov. 2004.
(DOI: 10.1109/ATS.2004.50)
152. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Test Circuit for CMOS Lead Open Detection by Supply Current Testing under AC Electric Field Application,
Proc. of the 2004 47-th Midwest Symposium on Circuits and Systems, I-557-I-560, Hiroshima, Jul. 2004.
(DOI: 10.1109/MWSCAS.2004.1354051)
153. Takagi Masao, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Tsukimoto Isao and Takeomi Tamesada :
AC Electric Field for Detecting Pin Opens by Supply Current of CMOS ICs,
Proc. of International Conference on Electronics Packaging, 217-222, Tokyo, Apr. 2004.
154. Daisuke Ezaki, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
A Power Supply Circuit Recycling Charge in Adiabatic Dynamic CMOS Logic Circuits,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 306-311, Perth, Australia, Jan. 2004.
(DOI: 10.1109/DELTA.2004.10022)
155. Hiroyuki Yotsuyanagi, Toshimasa Kuchii, Shigeki Nishikawa, Masaki Hashizume and Kozo Kinoshita :
On Configuring Scan Trees to Reduce Scan Shifts based on a Circuit Structure,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 269-274, Perth, Australia, Jan. 2004.
(DOI: 10.1109/DELTA.2004.10014)
156. Isao Tsukimoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Practical Fault Coverage of Supply Current Tests for Bipolar ICs,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 189-194, Perth, Australia, Jan. 2004.
(DOI: 10.1109/DELTA.2004.10035)
157. Masaki Hashizume, Tetsuo Akita, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Fault Detection by Appearance Time of Switching Supply Current,
Proc. of the second IEEE International Workshop on Electronic Design, Test, and Applications, 183-188, Perth, Australia, Jan. 2004.
(DOI: 10.1109/DELTA.2004.10036)
158. Masaki Hashizume, Teppei Takeda, Hiroyuki Yotsuyanagi, Takeomi Tamesada, Yukiya Miura and Kozo Kinoshita :
A BIST Circuit for IDDQ Tests,
Proc. of Twelfth Asian Test Symposium, 390-395, Xi'an, Nov. 2003.
(DOI: 10.1109/ATS.2003.1250843)
159. Hiroyuki Yotsuyanagi, Toshimasa Kuchii, Shigeki Nishikawa, Masaki Hashizume and Kozo Kinoshita :
Reducing Scan Shifts using Folding Scan Trees,
Proc. of Twelfth Asian Test Symposium, 6-11, Xi'an, Nov. 2003.
(DOI: 10.1109/ATS.2003.1250772)
160. Masaki Hashizume, Makoto Kawajiri, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testability of Supply Current Test in an AGC Circuit,
Proc. of 2003 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.2, 836-839, Kang-Won Do, Korea, Jul. 2003.
161. Takagi Masao, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testability of Pin Open in Small Outline Package ICs by Supply Current Test,
Proc. of the 2003 International Technical Conference on Circuits/Systems, Computers and Communications, 832-835, Kang-Won Do, Korea, Jul. 2003.
162. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Electric Field Application Method Effective for Pin Open Detection Based on Supply Current in CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 75-80, Tokyo, Apr. 2003.
163. Masaki Hashizume, Teruyoshi Matsushima, Takashi Shimamoto, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Akio Sakamoto :
Simplification of Incompletely Specified Machine Based on Genetic Algorithm Implementing Dormant Mechanism,
3rd Workshop on RTL and High Level Testing (WRTLT02), 74-78, Guam, USA, Nov. 2002.
164. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Test Time Reduction for IDDQ Testing by Arranging Test Vectors,
Proc. of Eleventh Asian Test Symposium, 423-428, Guam, USA, Nov. 2002.
(DOI: 10.1109/ATS.2002.1181748)
165. Masaki Hashizume, Nobuyuki Inou, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Oscillation Frequency Estimation for Detecting Feedback Bridging Faults,
Proc. of 2002International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 1980-1983, Phuket, Thailand, Jul. 2002.
166. Isao Tsukimoto, Masaki Hashizume, Yukiko Mushiaki, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Testability of Current Testing for Open Faults Undetected by Functional Testing in TTL Combinational Circuits,
Proc. of 2002International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 1972-1975, Phuket, Thailand, Jul. 2002.
167. Masaki Hashizume, Tasaka Eiji, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Toshihiro Kayahara :
Power-off Vectorless Test Method for Pin Opens in CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 416-420, Tokyo, Apr. 2002.
168. Masaki Hashizume, Masashi Sato, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Power Supply Circuit for High Speed Operation of Adiabatic Dynamic CMOS Logic Circuits,
Proc. of the IEEE International Workshop on Electronic Design, Test, and Applications, 459-461, Christchurch, New Zealand, Jan. 2002.
(DOI: 10.1109/DELTA.2002.994673)
169. Hiroyuki Yotsuyanagi, Masaki Hashizume, Taisuke Iwakiri, Masahiro Ichimiya and Takeomi Tamesada :
Random Pattern Testability of the Open Defect Detection Method using Application of Time-variable Electric Field,
Proc. of the IEEE International Workshop on Electronic Design, Test, and Applications, 387-391, Christchurch, New Zealand, Jan. 2002.
(DOI: 10.1109/DELTA.2002.994656)
170. Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Defect Detection Based on Supply Current in Time-variable Electric Field and Supply Voltage Application,
Proc. of Tenth Asian Test Symposium, 117-122, Kyoto, Nov. 2001.
(DOI: 10.1109/ATS.2001.990269)
171. Teppei Takeda, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi, Yukiya Miura and Kozo Kinoshita :
IDDQ Sensing Technique for High Speed IDDQ Testing,
Proc. of Tenth Asian Test Symposium, 111-116, Kyoto, Nov. 2001.
(DOI: 10.1109/ATS.2001.990268)
172. Hiroyuki Yotsuyanagi, Shinsuke Hata, Masaki Hashizume and Takeomi Tamesada :
Sequential Redundancy Removal Using Test Generation and Multiple Unreachable States,
Proc. of Tenth Asian Test Symposium, 23-28, Kyoto, Nov. 2001.
(DOI: 10.1109/ATS.2001.990253)
173. Hiroyuki Yotsuyanagi, Masaki Hashizume, Taisuke Iwakiri, Masahiro Ichimiya and Takeomi Tamesada :
Test Pattern for Supply Current Test of Open Defects by Applying Time-variable Electric Field,
Proc. of the IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 287-295, San Francisco, Oct. 2001.
(DOI: 10.1109/DFTVS.2001.966781,   Elsevier: Scopus)
174. Teppei Takeda, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
A High Speed IDDQ Sensor Circuit,
Proc. of 2001 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.2, 438-441, Tokushima, Jul. 2001.
175. Masaki Hashizume, Eiji Tasaka, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Toshihiro Kayahara :
Fault Simulator for Test Program Generation in Supply Current Tests of Microprocessor Based Boiler Control Circuits,
Proc. of 2001 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 446-449, Tokushima, Jul. 2001.
176. Akihiro Tsuji, Masaki Hashizume, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Pin Open Detection Method Based on Supply Current in Time-variable Magnetic Field,
Proc. of 2001 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 438-441, Tokushima, Jul. 2001.
177. Masaki Hashizume, Akihiro Tsuji, Masahiro Ichimiya, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Supply Current Test for Pin Opens in CMOS Logic Circuits,
Proc. of International Conference on Electronics Packaging, 363-368, Tokyo, Apr. 2001.
178. Masaki Hashizume, Masahiro Ichimiya, Hiroshi Hoshika, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
CMOS Open Defect Detection by Supply Current Test,
Proc. of Design, Automation and Test in Europe Conference 2001, 509-513, Munich, Mar. 2001.
(DOI: 10.1109/DATE.2001.915071)
179. Masaki Hashizume, Hiroyuki Yotsuyanagi, Masahiro Ichimiya, Takeomi Tamesada and Masashi Takeda :
High Speed IDDQ Test and Its Testability for Process Variation,
IEEE Asian Test Symposium, 344-349, TAIPEI TAIWAN, Dec. 2000.
(DOI: 10.1109/ATS.2000.893647,   Elsevier: Scopus)
180. Masaki Hashizume, Hiroyuki Yotsuyanagi, Takeomi Tamesada and Masashi Takeda :
Testability Analysis of IDDQ Testing with Large Threshold Value,
IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 367-375, Yamanashi Japan, Oct. 2000.
(DOI: 10.1109/DFTVS.2000.887177,   Elsevier: Scopus)
181. Masashi Sato, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Power Supply Circuits with Small Size for Adiabatic Dynamic CMOS Logic Circuits,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 179-182, Busan, Jul. 2000.
182. Yukiko Mushiaki, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Practical Fault Coverage of Supply Current Testing for Open Fault in TTL Combinational Circuits,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 383-386, Busan, Jul. 2000.
183. Takahiro Ohnishi, Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
A Test Input Sequence for Test Time Reduction of IDDQ Testing,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 367-370, Busan, Jul. 2000.
184. Hiroshi Hoshika, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
IDDQ Testable Design of Static CMOS PLAs with Low Power Consumption,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 351-354, Busan, Jul. 2000.
185. Sou Yamamoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Oscillation Frequency Estimation of Feedback Bridging Faults for Test Circuit Design,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 343-346, Busan, Jul. 2000.
186. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Synthesis for Testability by Adding Transitions of Undefined States to State Transition Tables,
Proc. of 2000 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 355-358, Busan, Jul. 2000.
187. Masaki Hashizume, Hiroshi Hoshika, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
IDDQ Testable Design of Static CMOS PLAs,
IEEE International Workshop on Defect Based Testing, 70-75, Montreal, Apr. 2000.
(DOI: 10.1109/DBT.2000.843693)
188. Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Identification of Feedback Bridging Faults with Oscillation,
IEEE Eighth Asian Test Symposium, 25-30, Shanghai, Nov. 1999.
(DOI: 10.1109/ATS.1999.810725)
189. Masaki Hashizume, Hiroyuki Yotsuyanagi, Takeomi Tamesada, Eiji Tasaka and Toshihiro Kayahara :
Supply Current testing for Bridging Faults in Microprocessor Based Sequence Control Circuits,
Proc. of Electronic Circuits World Convention 8, 31-37, Tokyo, Sep. 1999.
190. Masaki Hashizume, Masashi Sato, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Power Supply Circuit for Adiabatic Dynamic CMOS Logic Circuits,
Proc. of 1999 International Technical Conference on Circuits/Systems, Computers and Communications, Vol.1, 162-165, Niigata, Jul. 1999.
191. Hiroyuki Yotsuyanagi and Kozo Kinoshita :
Undetectable Fault Removal of Sequential Circuits Based on Unreachable States,
Proc. of 16th IEEE VLSI Test Symposium, 176-181, Monterey, Apr. 1998.
(DOI: 10.1109/VTEST.1998.670866)
192. Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Synthesis for Testability by Redundancy Removal Using Retiming,
Proc. 25th International Symposium on Fault-Tolerant Computing, 33-40, Pasadena, California, USA, Jun. 1995.
(DOI: 10.1109/FTCS.1995.466981)
193. Hiroyuki Yotsuyanagi, Seiji Kajihara and Kozo Kinoshita :
Resynthesis for Sequential Circuits Designed with a Specified Initial State,
Proc. 13th IEEE VLSI Test Symposium, 152-157, Princeton, New Jersey, USA, May 1995.
(DOI: 10.1109/VTEST.1995.512630)

国内講演発表:

1. 四柳 浩之 :
3次元積層チップの実装テストとテスト容易化設計,
電気学会全国大会講演論文集, S9(21)-S9(24), 2024年3月.
2. 吉村 俊哉, 四柳 浩之, 橋爪 正樹 :
半断線故障検査容易化設計のFPGAへの実装に関する検討,
第38回エレクトロニクス実装学会春季講演大会, 218-221, 2024年3月.
3. 赤松 大地, 東海 翔午, 四柳 浩之, 橋爪 正樹 :
切り捨てビットを考慮する近似乗算器用BIST回路の面積削減について,
電子情報通信学会技術研究報告, Vol.123, No.260, 156-161, 2023年11月.
4. 小松原 滉人, 大松 正男, 四柳 浩之, 橋爪 正樹 :
オフセットキャンセル型コンパレータ内インバータゲートの増幅度の温度依存性,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-13, 2023年9月.
5. 有元 康滋, 四柳 浩之, 奥本 裕也, 宮谷 康希, 橋爪 正樹 :
待機モード IC の配線検査可能なバウンダリスキャンの動作検証,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-12, 2023年9月.
6. 大松 正男, 大寺 佑都, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
アナログ素子のみで構成する弛緩発振器によるIC間抵抗断線の検出可能性調査,
第33回マイクロエレクトロニクスシンポジウム論文集, 393-396, 2023年9月.
7. 有元 康滋, 四柳 浩之, 橋爪 正樹 :
待機モード IC からの配線テスト可能なバウンダリスキャン設計についての検討,
第37回エレクトロニクス実装学会春季講演大会, 6-9, 2023年3月.
8. 東海 翔午, 四柳 浩之, 橋爪 正樹 :
近似演算を用いる乗算器に対するテストパターン削減について,
電子情報通信学会技術研究報告, Vol.122, No.285, 25-30, 2022年11月.
9. 高見 圭悟, 四柳 浩之, 橋爪 正樹 :
3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価,
電子情報通信学会技術研究報告, Vol.122, No.285, 162-167, 2022年11月.
10. 大濱 瑛祐, 四柳 浩之, 橋爪 正樹 :
遅延検査容易化設計を用いる PUF 回路の周囲温度による動作性能調査,
電子情報通信学会技術研究報告, Vol.122, No.285, 156-161, 2022年11月.
11. 川野 航生, 四柳 浩之, 橋爪 正樹 :
TDCBS 内蔵 IC と非 JTAG デバイス間の半断線故障検査法について,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-3, 2022年9月.
12. 稲毛 友哉, 四柳 浩之, 橋爪 正樹 :
半断線故障と遅延故障検出用テストパターンの組合せについて,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-2, 2022年9月.
13. 原 宏輔, 四柳 浩之, 橋爪 正樹 :
チャージポンプを用いた断線検出法に対する検査入力が与える影響調査,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-1, 2022年9月.
14. 片山 翔太, 有元 康滋, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャンの遅延信号観測対象判別回路の設計,
第36回エレクトロニクス実装学会春季講演大会, 215-218, 2022年3月.
15. 大濱 瑛祐, 知野 遥香, 四柳 浩之, 橋爪 正樹 :
遅延検査容易化回路のPUFへの適用可能性評価,
電子情報通信学会技術研究報告, Vol.121, No.388, 24-29, 2022年3月.
16. 牧野 紘史, 四柳 浩之, 橋爪 正樹 :
近似演算回路を用いた耐故障設計における遅延故障用テストパターン生成について,
電子情報通信学会技術研究報告, Vol.121, No.388, 39-44, 2022年3月.
17. 池田 直樹, 四柳 浩之, 橋爪 正樹 :
積層型 CMOS イメージセンサの接続検査における検査容易化画素回路の適用について,
電子情報通信学会技術研究報告, Vol.FIIS21, No.546, 1-6, 2021年10月.
18. 細見 駿太, 四柳 浩之, 橋爪 正樹 :
電圧-遅延セルを用いる積層型イメージセンサ回路の接続検査について,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-8, 2021年9月.
19. 知野 遥香, 四柳 浩之, 橋爪 正樹 :
遅延検査容易化設計のPUFへの適用に関する検討,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-7, 2021年9月.
20. 有元 康滋, 牧野 紘史, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャンの観測セル部分選択による検査時間削減について,
第35回エレクトロニクス実装学会春季講演大会, 18B2-02-1-18B2-02-4, 2021年3月.
21. 福田 康介, 四柳 浩之, 橋爪 正樹 :
微小遅延故障検査容易化設計用テストクロック制御回路の検討,
第35回エレクトロニクス実装学会春季講演大会, 18B2-01-1-18B2-01-4, 2021年3月.
22. 福田 康介, 四柳 浩之, 橋爪 正樹 :
3D IC における遅延故障検査容易化設計用のクロック制御回路について,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-2, 2020年9月.
23. 長田 奏美, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化設計を用いる検査対象経路の選択手法,
電気・電子・情報関係学会四国支部連合大会講演論文集, 10-1, 2020年9月.
24. 硲 文弥, 伊喜利 勇貴, 橋爪 正樹, 四柳 浩之, 横山 洋之, Shyue-Kung Lu :
弛緩発振器を用いた組込み型温度センサによる温度推定の可能性,
電気・電子・情報関係学会四国支部連合大会講演論文集, 9-2, 2020年9月.
25. 大寺 佑都, 硲 文弥, 伊喜利 勇貴, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
アナログ素子で構成する弛緩発振器によるCMOS IC内温度測定,
電子情報通信学会ソサイエティ大会講演論文集, 55, 2020年9月.
26. 奥本 裕也, 曽根田 伴奈, 橋爪 正樹, 四柳 浩之, Shyue-Kung Lu :
電流テストによるダイ間断線検出のためのpMOSのオン抵抗値を用いた断線抵抗値の推定,
電子情報通信学会ソサイエティ大会講演論文集, 54, 2020年9月.
27. 出口 祥大, 松本 悠汰, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
電荷注入量によるCMOS IC内断線の実験による検出可能性調査,
電子情報通信学会ソサイエティ大会講演論文集, 53, 2020年9月.
28. 牧野 紘史, 四柳 浩之, 橋爪 正樹 :
3D ICの検査容易化設計における遅延故障検査用ダイ選択回路の開発,
電子情報通信学会ソサイエティ大会講演論文集, 52, 2020年9月.
29. 山崎 紘史, 石山 悠太, 松田 竜馬, 細川 利典, 吉村 正義, 新井 雅之, 四柳 浩之, 橋爪 正樹 :
パーシャルMAX-SATを用いた抵抗性オープン故障に対するテスト生成法,
電子情報通信学会技術研究報告, Vol.119, No.443, 215-220, 2020年3月.
30. 長田 奏美, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化設計の同時観測経路の選択によるテスト時間短縮,
第34回エレクトロニクス実装学会春季講演大会, 4C1-01-1-4C1-01-3, 2020年3月.
31. 知野 遥香, 菊池 愁也, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型バウンダリスキャンを用いる信号遅延監視システムの検討,
第34回エレクトロニクス実装学会春季講演大会, 4C1-04-1-4C1-04-3, 2020年3月.
32. 中西 遼太郎, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
機械学習の異常検知による半断線故障判別法における温度依存性の検討,
電子情報通信学会技術研究報告, Vol.119, No.420, 13-18, 2020年2月.
33. 河野 潤平, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型バウンダリスキャンにおけるバウンダリスキャンセルのスタンダードセル設計と評価,
電気関係学会四国支部連合大会講演論文集, 85, 2019年9月.
34. 中西 健人, 四柳 浩之, 橋爪 正樹 :
パス順位比較に用いる PFD の遅延分解能調査,
電気関係学会四国支部連合大会講演論文集, 84, 2019年9月.
35. 長田 奏美, 四柳 浩之, 橋爪 正樹 :
検査容易化設計手法を用いた複数検査対象経路の同時選択による検査時間の削減,
電気関係学会四国支部連合大会講演論文集, 83, 2019年9月.
36. 西川 拓人, 四柳 浩之, 橋爪 正樹 :
パス順位比較を用いる半断線故障検査法に対する実測によるチップ間ばらつきの影響調査,
電気関係学会四国支部連合大会講演論文集, 82, 2019年9月.
37. 松本 悠汰, 橋爪 正樹, 四柳 浩之 :
電荷注入量による IC 内断線不良検出のための電荷注入開始時刻制御回路,
電気関係学会四国支部連合大会講演論文集, 80, 2019年9月.
38. 石原 健, 橋爪 正樹, 四柳 浩之 :
電荷注入量に基づく検査法による差動増幅回路の抵抗断線検出可能性調査,
電気関係学会四国支部連合大会講演論文集, 79, 2019年9月.
39. 宮谷 康希, 神田 道也, 橋爪 正樹, 四柳 浩之, Shyue-Kung Lu :
オフセットキャンセル型コンパレータを用いた実装基板回路の静的電源電流による断線レベル検出の可能性調査,
電気関係学会四国支部連合大会講演論文集, 78, 2019年9月.
40. 曽根田 伴奈, 神田 道也, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
電気試験法による実装基板内抵抗断線の出荷後検出法,
第29回マイクロエレクトロニクスシンポジウム論文集, 131-134, 2019年9月.
41. 池内 康祐, 神田 道也, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
バウンダリスキャンテストによる3D IC内ダイ間抵抗断線検出可能性調査,
第29回マイクロエレクトロニクスシンポジウム論文集, 127-130, 2019年9月.
42. 大塚 諒哉, 四柳 浩之, 橋爪 正樹, Chia-Yu Yao :
微小遅延故障検査への PLL 回路の適用についての一考察,
電子情報通信学会総合大会講演論文集, 44, 2019年3月.
43. 菊池 愁也, 新開 颯馬, 四柳 浩之, 橋爪 正樹 :
TDC組込型バウンダリスキャン設計を用いる微小遅延故障検査における遅延ばらつき影響調査,
第33回エレクトロニクス実装学会春季講演大会, 12D1-03-1-12D1-03-3, 2019年3月.
44. 池内 康祐, 神田 道也, 平井 智士, 四柳 浩之, 橋爪 正樹 :
バウンダリスキャンテスト回路を用いた待機モード時電気試験を可能にするTAPCの開発,
第33回エレクトロニクス実装学会春季講演大会, 12D1-01-1-12D1-01-4, 2019年3月.
45. 平井 智士, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型バウンダリスキャンにおける遅延付加部の分割による検査時間の削減,
電子情報通信学会技術研究報告, Vol.118, No.335, 119-124, 2018年12月.
46. 松本 悠汰, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
電荷注入量による断線検出での電荷注入開始時刻変更効果,
電気関係学会四国支部連合大会講演論文集, 83, 2018年9月.
47. 曽根田 伴奈, 神田 道也, 橋爪 正樹, 四柳 浩之, Shyue-Kung Lu :
MOS製造ばらつきに対するダイオード組込型検査用回路を用いた検査法の抵抗断線検出能力,
電気関係学会四国支部連合大会講演論文集, 82, 2018年9月.
48. 柴田 駿介, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
隣接線の信号遷移を用いる半断線故障判別法の温度に対する有効性調査,
電気関係学会四国支部連合大会講演論文集, 80, 2018年9月.
49. 宮武 典子, 四柳 浩之, 横山 洋之, 橋爪 正樹, 多田 哲生 :
リングオシレータを用いた3D IC内ダイ間断線検出のMOS製造ばらつきによる影響,
電気関係学会四国支部連合大会講演論文集, 81, 2018年9月.
50. 神田 道也, 四柳 浩之, 橋爪 正樹 :
実装基板回路内抵抗断線のバウンダリスキャンテストによる出荷後検出能力評価,
第28回マイクロエレクトロニクスシンポジウム講演論文集, 185-188, 2018年9月.
51. 平井 智士, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャンにおける遅延付加部のリオーダによる配線長の低減,
電子情報通信学会技術研究報告, Vol.117, No.444, 13-18, 2018年2月.
52. 神原 東風, 大谷 航平, 四柳 浩之, 橋爪 正樹 :
IDDT出現時間に基づく検査法の断線故障検出能力向上のための設計,
電子情報通信学会技術研究報告, Vol.117, No.274, 125-130, 2017年11月.
53. 神田 道也, 橋爪 正樹, 四柳 浩之, Shyue-Kung Lu :
オフセットキャンセル型コンパレータを用いた3D IC内ダイ間配線の断線レベル検出の可能性,
電気関係学会四国支部連合大会講演論文集, 82, 2017年9月.
54. 岡本 匡史, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
3D IC内ダイ間配線に流す静的電流による抵抗断線検出用検査回路の製造ばらつきの影響調査,
電気関係学会四国支部連合大会講演論文集, 81, 2017年9月.
55. 宮武 典子, 四柳 浩之, 横山 洋之, 橋爪 正樹, 多田 哲生 :
リングオシレータを用いた3D IC内ダイ間配線検査法の発振周波数の温度依存性調査,
電気関係学会四国支部連合大会講演論文集, 80, 2017年9月.
56. 須崎 晴登, 月本 功, 四柳 浩之, 橋爪 正樹 :
電流テスト法によるLSI実装時半断線故障の検出可能性評価,
電気関係学会四国支部連合大会講演論文集, 79, 2017年9月.
57. 片山 知拓, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
パス順位比較を用いる半断線故障の検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 86, 2017年9月.
58. 薮井 大輔, 四柳 浩之, 橋爪 正樹 :
BC1タイプのバウンダリスキャンテスト回路を用いた実装基板のオンライン配線検査法,
第27回マイクロエレクトロニクスシンポジウム講演論文集, 351-354, 2017年8月.
59. 神原 東風, 四柳 浩之, 橋爪 正樹 :
IDDT出現時間差を用いる検査法のための低遷移パターンの故障検出率調査,
電子情報通信学会総合大会講演論文集, 139, 2017年3月.
60. 大谷 航平, 菅 大介, 四柳 浩之, 橋爪 正樹 :
電荷注入回数によるIC間配線の試験回路,
第31回エレクトロニクス実装学会春季講演大会, 62-65, 2017年3月.
61. 薮井 大輔, 四柳 浩之, 橋爪 正樹 :
バウンダリスキャンテスト回路を用いた実装基板のオンライン配線試験法,
第31回エレクトロニクス実装学会春季講演大会, 58-61, 2017年3月.
62. 二関 森人, 細川 利典, 吉村 正義, 新井 雅之, 四柳 浩之, 橋爪 正樹 :
到達不能状態を用いたSATベース順序回路のテスト不能故障判定法,
電子情報通信学会技術研究報告, Vol.116, No.466, 29-34, 2017年2月.
63. 河塚 信吾, 四柳 浩之, 橋爪 正樹 :
微小遅延故障テストのためのTDC組込み型スキャンFFの設計について,
電子情報通信学会技術研究報告, Vol.116, No.331, 105-110, 2016年11月.
64. 森 亮介, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型バウンダリスキャンを用いる遅延故障検査でのチップ間ばらつき補正,
電気関係学会四国支部連合大会講演論文集, 96, 2016年9月.
65. 三好 大地, 四柳 浩之, 橋爪 正樹 :
IDDT出現時間を用いる断線故障検査法の伝搬不能故障検出に対する有効性調査,
電気関係学会四国支部連合大会講演論文集, 95, 2016年9月.
66. 藤谷 和依, 四柳 浩之, 橋爪 正樹 :
論理値割当隣接線選択と故障顕在化しきい値の断線故障用テスト生成時間への影響,
電気関係学会四国支部連合大会講演論文集, 94, 2016年9月.
67. 伊勢 幸太郎, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
隣接線の信号遷移を用いる半断線故障判別法の断線位置に対する有効性調査,
電気関係学会四国支部連合大会講演論文集, 93, 2016年9月.
68. 河塚 信吾, 四柳 浩之, 橋爪 正樹 :
TDC組込み型スキャンFFの遅延分解能へのばらつきの影響調査,
電気関係学会四国支部連合大会講演論文集, 92, 2016年9月.
69. 掛江 庸平, 四柳 浩之, 橋爪 正樹 :
実験によるIC内組込み型IDDT出現時間検出回路の断線検出可能性調査,
電気関係学会四国支部連合大会講演論文集, 88, 2016年9月.
70. 大谷 航平, 菅 大介, 四柳 浩之, 橋爪 正樹 :
電荷注入量による断線不良検出の回路規模に対する影響調査,
電気関係学会四国支部連合大会講演論文集, 87, 2016年9月.
71. 田中 聖也, 月本 功, 四柳 浩之, 橋爪 正樹 :
電流テストによる出力リード浮き検出時の隣接配線からの交流電界印加電圧,
電気関係学会四国支部連合大会講演論文集, 86, 2016年9月.
72. 踊場 明宏, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
組込み型電気検査回路による3D IC内容量断線の進行過程検出の可能性,
電気関係学会四国支部連合大会講演論文集, 85, 2016年9月.
73. 岡本 匡史, 踊場 明宏, Fara Binti Ali Ashikin, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
ダイオードとnMOSからなる電気検査回路による容量断線の実験による検出可能性評価,
電気関係学会四国支部連合大会講演論文集, 84, 2016年9月.
74. 伊喜利 勇貴, 南原 康亮, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
nMOSダイオード組込型検査回路を用いたIC間配線の電気検査用不良判定しきい値の導出,
電気関係学会四国支部連合大会講演論文集, 83, 2016年9月.
75. FARA ASHIKIN BINTI ALI, 梅津 翔一, 伊喜利 勇貴, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
バウンダリスキャンテスト回路を有しないICの電流テストによるリード浮き検出法,
第30回エレクトロニクス実装学会春季講演大会, 195-197, 2016年3月.
76. 宮部 拓海, 四柳 浩之, 橋爪 正樹, Roth Zvi :
組込型DC刺激信号印加回路を用いた電流テストによるICのリード浮き検出の可能性,
第30回エレクトロニクス実装学会春季講演大会, 198-200, 2016年3月.
77. 藤谷 和依, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
論理値割当隣接線の選択による断線故障用テスト生成時間の削減,
電子情報通信学会技術研究報告, Vol.115, No.449, 13-18, 2016年2月.
78. 伊勢 幸太郎, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
隣接線の信号遷移による遅延変動を用いる半断線故障の判別法について,
電子情報通信学会技術研究報告, Vol.115, No.339, 31-36, 2015年12月.
79. 森 亮介, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化回路を用いる同時検査対象経路選択条件の検討,
電子情報通信学会技術研究報告, Vol.115, No.339, 25-30, 2015年12月.
80. 田中 聖也, 月本 功, 四柳 浩之, 橋爪 正樹 :
電流テストにおける交流電界印加用波形形状による IDDQ出現時間の比較,
電気関係学会四国支部連合大会講演論文集, 104, 2015年9月.
81. 宮部 拓海, 四柳 浩之, 橋爪 正樹, Zvi Roth :
三角波刺激信号印加によるIC間配線の電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 103, 2015年9月.
82. 南原 康亮, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
nMOS スイッチを用いた組込型検査用回路を有する IC の IC 間断線の電気検査法の不良判定しきい値の導出,
電気関係学会四国支部連合大会講演論文集, 102, 2015年9月.
83. 梶谷 俊介, 四柳 浩之, 橋爪 正樹 :
CMOSイメージセンサ画素回路内欠陥の回路シミュレーションによる検査能力調査,
電気関係学会四国支部連合大会講演論文集, 101, 2015年9月.
84. 伊喜利 勇貴, 四柳 浩之, 橋爪 正樹, 横山 洋之, 多田 哲生, Shyue-Kung Lu :
3D積層メモリ内TSV救済回路の伝搬遅延調査,
電気関係学会四国支部連合大会講演論文集, 100, 2015年9月.
85. 踊場 明宏, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
ダイオード付加検査用回路による3D IC内ダイ間容量断線の電気検査能力評価,
電気関係学会四国支部連合大会講演論文集, 99, 2015年9月.
86. 菅 大介, 四柳 浩之, 橋爪 正樹 :
電荷注入量によるIC間配線の電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 96, 2015年9月.
87. 三好 大地, 四柳 浩之, 橋爪 正樹 :
IDDT出現時間を用いた断線故障検出法のためのテストパターン順序付けに関する一考察,
電気関係学会四国支部連合大会講演論文集, 121, 2015年9月.
88. 臼井 基記, 四柳 浩之, 橋爪 正樹 :
PRPGフィードバック制御とリシード回路を用いたBASTによるテストデータ量削減,
電気関係学会四国支部連合大会講演論文集, 120, 2015年9月.
89. 森 亮介, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型バウンダリスキャンを用いた 2 経路同時遅延測定の実測による評価,
電気関係学会四国支部連合大会講演論文集, 118, 2015年9月.
90. 石場 隆之, 四柳 浩之, 橋爪 正樹 :
微小遅延故障検査用遅延測定回路内の遅延付加部の改良,
電気関係学会四国支部連合大会講演論文集, 117, 2015年9月.
91. 伊勢 幸太郎, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
隣接線の信号遷移を用いる多変量解析による半断線故障の検出可能性について,
電気関係学会四国支部連合大会講演論文集, 114, 2015年9月.
92. 藤谷 和依, 四柳 浩之, 橋爪 正樹 :
断線故障検査における並走距離を考慮した隣接線の論理値割当候補の削減,
電気関係学会四国支部連合大会講演論文集, 113, 2015年9月.
93. 宮本 陽平, 四柳 浩之, 橋爪 正樹 :
TSV故障検出回路におけるVDL回路部の遅延検出能力評価,
電気関係学会四国支部連合大会講演論文集, 112, 2015年9月.
94. 濱田 圭吾, 四柳 浩之, 橋爪 正樹 :
遅延故障用バウンダリスキャンによるTSV検査法に関する研究,
電気関係学会四国支部連合大会講演論文集, 111, 2015年9月.
95. 橋爪 正樹, 踊場 明宏, 梅津 翔一, Ashikin Ali Fara Binti, 四柳 浩之, Shyue-Kung Lu :
3次元実装IC内ダイ間配線の電気的抵抗断線検出用回路,
第29回エレクトロニクス実装学会講演大会, 431-432, 2015年3月.
96. 白石 雄大, 橋爪 正樹, 四柳 浩之, 横山 洋之, 多田 哲生, Shyue-Kung Lu :
SRAMのデータバス断線の電気検査法のしきい値の決定法,
第29回エレクトロニクス実装学会講演大会, 433-434, 2015年3月.
97. 宮本 陽平, 四柳 浩之, 橋爪 正樹 :
TSV故障検出回路の制御部改良および観測部における面積削減の検討,
電子情報通信学会技術研究報告, Vol.114, No.329, 3-8, 2014年11月.
98. 梅津 翔一, 四柳 浩之, 橋爪 正樹 :
3D IC内半断線配線検出用組み込み型電気検査回路,
電子情報通信学会ソサイエティ大会講演論文集, 85, 2014年9月.
99. 藤原 明大, 四柳 浩之, 橋爪 正樹 :
複数リングオシレータを用いた格子状 TSV 故障検査に関する研究,
電子情報通信学会ソサイエティ大会講演論文集, 47, 2014年9月.
100. 櫻井 浩希, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャン回路を用いた実測によるタイミング余裕の検証,
電子情報通信学会ソサイエティ大会講演論文集, 46, 2014年9月.
101. 森 凌太, 四柳 浩之, 橋爪 正樹 :
スキャンシフト動作を制御するBASTを用いたテストデータ量削減手法,
電子情報通信学会ソサイエティ大会講演論文集, 45, 2014年9月.
102. Fang Chih-Chan, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Test Pattern Matching Method on BAST Architecture to Reduce Bit-flipping and Skipping of Random Patterns,
Journal of Shikoku-Section Joint Convention of the Institutes of Electrical and Related Engineers, 114, Sep. 2014.
103. 臼井 基記, 四柳 浩之, 橋爪 正樹 :
テストデータ量削減のためのPRPG のループ制御を用いた BAST の検討,
電気関係学会四国支部連合大会講演論文集, 113, 2014年9月.
104. 濱田 圭吾, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化設計用タイミング余裕計測回路の提案,
電気関係学会四国支部連合大会講演論文集, 112, 2014年9月.
105. 石場 隆之, 四柳 浩之, 橋爪 正樹 :
順序回路におけるパスの微小遅延故障を測定する遅延付加回路設計,
電気関係学会四国支部連合大会講演論文集, 111, 2014年9月.
106. 松田 卓磨, 四柳 浩之, 橋爪 正樹 :
隣接線論理割当の重複を抑制するビアオープン故障診断用テスト生成を用いた診断可能性調査,
電気関係学会四国支部連合大会講演論文集, 110, 2014年9月.
107. 姫尾 勇気, 芥川 正武, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
電気検査法による双方向信号線の断線検出用検査入力削減の可能性,
電気関係学会四国支部連合大会講演論文集, 103, 2014年9月.
108. 南原 康亮, 四柳 浩之, 橋爪 正樹 :
検査容易化入力保護回路を有する IC の IC 間断線の電気検査法の不良判定しきい値の導出,
電気関係学会四国支部連合大会講演論文集, 102, 2014年9月.
109. 菅 大介, 四柳 浩之, 橋爪 正樹 :
IC への電荷注入量による電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 101, 2014年9月.
110. 梅津 翔一, 四柳 浩之, 橋爪 正樹 :
組み込み型電気検査回路によるICのピン浮き検査可能性実験,
第24回マイクロエレクトロニクスシンポジウム論文集, 375-378, 2014年9月.
111. 梅津 翔一, 四柳 浩之, 橋爪 正樹 :
組み込み型電気検査回路によるIC 間容量断線検査,
2014 年電子情報通信学会総合大会情報・システム講演論文集1, 125, 2014年3月.
112. 梅津 翔一, 四柳 浩之, 橋爪 正樹 :
ICのピン浮きの電気検査用組み込み型電流センサ,
第28回エレクトロニクス実装学会講演大会, 239-240, 2014年3月.
113. 橋爪 正樹, 白石 雄大, 四柳 浩之, Shyue-Kung Lu :
組み込み型電気検査回路によるIC 間容量断線検査,
第28回エレクトロニクス実装学会講演大会, 237-238, 2014年3月.
114. 森 凌太, 四柳 浩之, 橋爪 正樹 :
BASTにおけるスキャンシフト制御および反転信号の部分リセットによるテストデータ量削減法,
電子情報通信学会技術研究報告, Vol.113, No.430, 55-60, 2014年2月.
115. 櫻井 浩希, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャン回路による遅延検出能力評価,
電子情報通信学会技術研究報告, Vol.113, No.430, 7-12, 2014年2月.
116. 安藤 諒, 月本 功, 高木 正夫, 四柳 浩之, 橋爪 正樹 :
交流電界印加時の電流テストによるBGA LSI のはんだボール断線故障検出,
電気関係学会四国支部連合大会講演論文集, 100, 2013年9月.
117. 松川 翔平, 高橋 寛, 樋上 喜信, 四柳 浩之, 橋爪 正樹 :
抵抗性オープン故障に対する診断用テスト生成,
電気関係学会四国支部連合大会講演論文集, 125, 2013年9月.
118. 大栗 裕人, 四柳 浩之, 橋爪 正樹 :
信号の伝送方向を考慮した半断線故障配線の遅延解析,
電気関係学会四国支部連合大会講演論文集, 129, 2013年9月.
119. 花房 世規, 橋爪 正樹, 四柳 浩之 :
設計制約下におけるスキャンチェーン接続順変更によるBAST用テストデータ量削減手法,
電気関係学会四国支部連合大会講演論文集, 128, 2013年9月.
120. 森 凌太, 橋爪 正樹, 四柳 浩之 :
反転信号のリセットを制御するBASTを用いたテストデータ量削減手法,
電気関係学会四国支部連合大会講演論文集, 127, 2013年9月.
121. 山下 淳, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
SAT 手法による隣接線影響を考慮した 微小遅延故障検査用テストパターン生成に関する一考察,
電気関係学会四国支部連合大会講演論文集, 126, 2013年9月.
122. 梅津 翔一, 橋爪 正樹, 四柳 浩之 :
ESD入力保護能力を低下させない検査容易化設計によるIC間配線の電気検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 114, 2013年9月.
123. 姫尾 勇気, 芥川 正武, 四柳 浩之, 橋爪 正樹, Shyue-Kung Lu :
双方向信号線の電気的断線検査法の実験による検査能力評価,
電気関係学会四国支部連合大会講演論文集, 113, 2013年9月.
124. 末永 翔平, 四柳 浩之, 橋爪 正樹 :
組込み型IDDT出現時間検出回路の実験による評価用設計,
電気関係学会四国支部連合大会講演論文集, 112, 2013年9月.
125. 西條 慎吾, 四柳 浩之, 橋爪 正樹 :
レイアウト設計した検査容易化CMOSセンサ回路の電気的検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 111, 2013年9月.
126. 二宮 孝暢, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャンを用いる製造ばらつきを考慮した遅延故障検査法,
電気関係学会四国支部連合大会講演論文集, 106, 2013年9月.
127. 池地 大輔, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化回路を用いた 複数経路の同時検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 105, 2013年9月.
128. 中村 真規, 四柳 浩之, 橋爪 正樹 :
TSV故障検出回路制御用TSVの検査手法の検討,
電気関係学会四国支部連合大会講演論文集, 104, 2013年9月.
129. 藤原 明大, 四柳 浩之, 橋爪 正樹 :
隣接TSVの影響を考慮するTSV故障検査用リングオシレータの提案と評価,
電気関係学会四国支部連合大会講演論文集, 103, 2013年9月.
130. 原口 英, 四柳 浩之, 多田 哲生, Shyue-Kung Lu, Zvi Roth, 橋爪 正樹 :
電磁界シミュレーション値を用いた完全断線TSV出力電圧の高精度推定法,
電気関係学会四国支部連合大会講演論文集, 102, 2013年9月.
131. 日下 敬雄, 四柳 浩之, 橋爪 正樹 :
同一信号線上のビアオープン故障の隣接線影響を用いる診断可能性評価,
電気関係学会四国支部連合大会講演論文集, 101, 2013年9月.
132. 樋上 喜信, 高橋 寛, 四柳 浩之, 橋爪 正樹, 山崎 浩二, 堤 利幸 :
3次元LSIにおけるTSVの故障検査および特性評価に関する研究,
STARCワークショップ2013, 2013年9月.
133. 小野 安季良, 高木 正夫, 四柳 浩之, 橋爪 正樹 :
パッケージ内に電極を内蔵したICの入力部断線の交流電界印加時の電流テスト,
第27回エレクトロニクス実装学会講演大会, 53-54, 2013年3月.
134. 橋爪 正樹, 芥川 正武, Lu Shyue-Kung, 四柳 浩之 :
IEEE1149.1検査機構を用いた双方向信号線の電気テスト法,
第27回エレクトロニクス実装学会講演大会, 55-56, 2013年3月.
135. 中村 真規, 四柳 浩之, 橋爪 正樹 :
隣接TSVを考慮したTSV遅延故障検出法について,
電子情報通信学会技術研究報告, Vol.112, No.429, 31-36, 2013年2月.
136. 大栗 裕人, 四柳 浩之, 橋爪 正樹, 堤 利幸, 山崎 浩二, 樋上 喜信, 高橋 寛 :
半断線故障検出のための信号遅延の特性評価,
電子情報通信学会技術研究報告, Vol.112, No.429, 25-30, 2013年2月.
137. 日下 敬雄, 四柳 浩之, 橋爪 正樹 :
隣接線の影響を用いるビアオープン故障箇所の特定,
電気関係学会四国支部連合大会講演論文集, 153, 2012年9月.
138. 山下 淳, 四柳 浩之, 橋爪 正樹, 樹下 行三 :
SATソルバによる隣接線影響を考慮したオープン故障の検出可能性判定,
電気関係学会四国支部連合大会講演論文集, 151, 2012年9月.
139. 池地 大輔, 末延 侑基, 槇本 浩之, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化設計におけるSTAを用いる必要付加遅延量の導出,
電気関係学会四国支部連合大会講演論文集, 149, 2012年9月.
140. 岡田 靖彦, 四柳 浩之, 橋爪 正樹 :
反転信号のシフト回数を制御する BAST を用いたテストデータ量削減手法,
電気関係学会四国支部連合大会講演論文集, 148, 2012年9月.
141. 西條 慎吾, 四柳 浩之, 橋爪 正樹, 樹下 行三 :
CMOS画素回路内機能故障の電気的検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 127, 2012年9月.
142. 末永 翔平, 四柳 浩之, 橋爪 正樹 :
組込み型IDDT出現時間検出回路による断線故障の検出のための必要条件,
電気関係学会四国支部連合大会講演論文集, 129, 2012年9月.
143. 宮森 良彦, 四柳 浩之, 橋爪 正樹 :
電流テスト容易化抵抗ストリング型DA変換器のTR解析による検査能力評価,
電気関係学会四国支部連合大会講演論文集, 130, 2012年9月.
144. 原口 英, 近藤 将平, 四柳 浩之, 多田 哲生, 橋爪 正樹 :
シミュレーション値を用いた完全断線 TSV の出力電圧推定法,
電気関係学会四国支部連合大会講演論文集, 138, 2012年9月.
145. 大栗 裕人, 四柳 浩之, 橋爪 正樹 :
密集配線内の半断線故障発生時の遅延解析,
電気関係学会四国支部連合大会講演論文集, 139, 2012年9月.
146. 中村 真規, 四柳 浩之, 橋爪 正樹 :
格子状 TSV 配置における TSV 断線時の故障動作解析,
電気関係学会四国支部連合大会講演論文集, 140, 2012年9月.
147. 奥村 健, 小西 朝陽, 四柳 浩之, 橋爪 正樹 :
IC 間配線分岐における断線の電気的検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 141, 2012年9月.
148. 冨士 雅宗, 四柳 浩之, 橋爪 正樹, 小西 朝陽 :
電気的テスト法によるIC間配線の半断線検出能力評価,
電気関係学会四国支部連合大会講演論文集, 142, 2012年9月.
149. 小西 朝陽, 四柳 浩之, 橋爪 正樹 :
ESD入力保護能力を低下させないIC間断線の電気的検査用回路の実験による評価,
電気関係学会四国支部連合大会講演論文集, 143, 2012年9月.
150. 高橋 寛, 樋上 喜信, 堤 利幸, 山崎 浩二, 四柳 浩之, 橋爪 正樹 :
シグナルインティグリティ不良に対する実証的研究の試み,
電子情報通信学会技術研究報告, Vol.112, No.102, 21-26, 2012年6月.
151. 山下 淳, 樹下 行三, 四柳 浩之, 橋爪 正樹 :
隣接線を考慮したパターン併合によるオープン故障用テストパターン生成,
電子情報通信学会総合大会講演論文集, D-10-3, 2012年3月.
152. 小西 朝陽, 四柳 浩之, 橋爪 正樹 :
ESD入力保護能力を低下させないIC間断線の電気的検査用回路,
電子情報通信学会総合大会講演論文集, D-10-4, 2012年3月.
153. 小野 安季良, 四柳 浩之, 高木 正夫, 橋爪 正樹 :
QFP ICの半断線故障に対する電流テスト検査法,
第26回エレクトロニクス実装学会講演大会, 168-169, 2012年3月.
154. 小西 朝陽, 四柳 浩之, 橋爪 正樹 :
IC接続部断線の電気的検査を可能にする組み込み型検査用回路,
第26回エレクトロニクス実装学会講演大会, 166-167, 2012年3月.
155. 岡田 靖彦, 四柳 浩之, 橋爪 正樹 :
テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法,
電子情報通信学会技術研究報告, Vol.111, No.325, 133-138, 2011年11月.
156. 槇本 浩之, 四柳 浩之, 橋爪 正樹 :
TDCを組み込んだ遅延故障検出用テスト容易化設計について,
電子情報通信学会技術研究報告, Vol.111, No.325, 185-190, 2011年11月.
157. 天羽 孝文, 四柳 浩之, 橋爪 正樹 :
局所的な IR ドロップ低減のためのFF への遷移重みを用いる x 割当て法,
電気関係学会四国支部連合大会講演論文集, 143, 2011年9月.
158. 合田 賢司, 奥山 奨太郎, 四柳 浩之, 橋爪 正樹 :
隣接線の影響と分岐を考慮したビアオープン故障検査用のテスト生成,
電気関係学会四国支部連合大会講演論文集, 142, 2011年9月.
159. 村上 健, 四柳 浩之, 橋爪 正樹 :
電流テスト容易化レベルシフタ回路の容量成分を伴う断線故障に対する故障検出能力評価,
電気関係学会四国支部連合大会講演論文集, 141, 2011年9月.
160. 佐伯 良介, 四柳 浩之, 橋爪 正樹 :
IDDQ 値のパターン依存低減のための最少ドントケア数に着目したテストパターン生成,
電気関係学会四国支部連合大会講演論文集, 140, 2011年9月.
161. 真鍋 克也, 四柳 浩之, 橋爪 正樹 :
メタル配線の完全断線時の出力電圧推定モデル,
電気関係学会四国支部連合大会講演論文集, 138, 2011年9月.
162. 西川 大樹, 富田 泰基, 月本 功, 高木 正夫, 四柳 浩之, 橋爪 正樹 :
電流テストによる CMOS LSI のリード浮き検出に対する低消費電流化の影響,
電気関係学会四国支部連合大会講演論文集, 130, 2011年9月.
163. (名) Widianto, Akira Ono, Hiroyuki Yotsuyanagi, Masao Takagi and Masaki Hashizume :
Feasibility of Open Lead Detection with Built-in Current Sensor,
Journal of Shikoku-Section Joint Convention of the Institutes of Electrical and Related Engineers, 119, Sep. 2011.
164. 橋爪 正樹, 秦 豊, 四柳 浩之, 三浦 幸也 :
デコーダ型 DA 変換器の電流テスト容易化設計,
電気関係学会四国支部連合大会講演論文集, 118, 2011年9月.
165. 近藤 将平, 四柳 浩之, 多田 哲生, 橋爪 正樹 :
電磁界シミュレータによる密集 TSV の完全断線時電圧の導出,
電気関係学会四国支部連合大会講演論文集, 116, 2011年9月.
166. 小西 朝陽, 四柳 浩之, 橋爪 正樹 :
QFP ICのリード短絡の電気的検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 117, 2011年9月.
167. 橋爪 正樹, 秦 豊, 四柳 浩之, 三浦 幸也 :
抵抗ラダー型DAC 内MOS 短絡の電流テスト容易化設計,
2011年電子情報通信学会総合大会, 121, 2011年3月.
168. 近藤 将平, 四柳 浩之, 橋爪 正樹 :
電磁界シミュレータによるTSVの半断線で生じる故障動作解析,
第25回エレクトロニクス実装学会講演大会, 205-206, 2011年3月.
169. 橋爪 正樹, 小西 朝陽, 四柳 浩之 :
バウンダリスキャンテスト機構を流用する部品実装基板の電気的テストとその可能性,
第25回エレクトロニクス実装学会講演大会, 201-204, 2011年3月.
170. 石川 将司, 四柳 浩之, 橋爪 正樹 :
BAST構造において反転信号シフトを利用するテストデータ量削減法,
電気関係学会四国支部連合大会講演論文集, 102, 2010年9月.
171. 佐伯 良介, 四柳 浩之, 橋爪 正樹 :
パターンごとのIDDQ値ばらつきを抑えるテストパターン生成,
電気関係学会四国支部連合大会講演論文集, 101, 2010年9月.
172. 村上 健, 四柳 浩之, 橋爪 正樹 :
レベルシフタ回路の容量成分を伴う断線故障に対する遅延テスト能力の評価,
電気関係学会四国支部連合大会講演論文集, 100, 2010年9月.
173. 五百倉 裕一, 四柳 浩之, 橋爪 正樹, 樹下 行三 :
試作 IC による CMOS 画素回路の電気的検査可能性調査,
電気関係学会四国支部連合大会講演論文集, 99, 2010年9月.
174. 近藤 将平, 四柳 浩之, 多田 哲生, 橋爪 正樹 :
ビアの完全断線時の電磁界シミュレータによる故障動作解析,
電気関係学会四国支部連合大会講演論文集, 98, 2010年9月.
175. 岡田 理, 四柳 浩之, 橋爪 正樹, 堤 利幸, 山崎 浩二, 樋上 喜信, 高橋 寛 :
IC内隣接配線における半断線故障時の信号遅延解析,
電気関係学会四国支部連合大会講演論文集, 97, 2010年9月.
176. 富田 泰基, 月本 功, 高木 正夫, 四柳 浩之, 橋爪 正樹 :
ディープサブミクロンプロセスFPGAのリード浮き発生時静的電源電流特性,
電気関係学会四国支部連合大会講演論文集, 81, 2010年9月.
177. 原田 慎吾, 小川 眞太郎, 四柳 浩之, 勢井 宏義, 橋爪 正樹 :
An LED Lighting Control Circuit to Measure Light Wavelength Dependence on Circadian Rhythm in Mice,
電気関係学会四国支部連合大会講演論文集, 80, 2010年9月.
178. 橋爪 正樹, 内倉 健一, 小野 安季良, 四柳 浩之, 高木 正夫 :
IC内組込型インターコネクトオープン検出回路,
第24回エレクトロニクス実装学会講演大会, 48-49, 2010年3月.
179. 堤 利幸, 刈谷 泰由紀, 山崎 浩二, 橋爪 正樹, 四柳 浩之, 高橋 寛, 樋上 喜信, 高松 雄三 :
TEGチップのデジタル測定によるオープン故障のモデル化の検討,
電子情報通信学会技術研究報告, Vol.109, No.416, 75-80, 2010年2月.
180. 高橋 寛, 樋上 喜信, 首藤 祐太, 高宗 佑司, 高松 雄三, 堤 利幸, 山崎 浩二, 四柳 浩之, 橋爪 正樹 :
抵抗性オープン故障のモデル化とそのテスト生成について,
電子情報通信学会技術研究報告, Vol.109, No.416, 19-24, 2010年2月.
181. 中野 孝昭, 四柳 浩之, 橋爪 正樹 :
局所的な IR ドロップを考慮する複数スキャンチェーン構成法,
電気関係学会四国支部連合大会講演論文集, 134, 2009年9月.
182. 栗林 遼太, 四柳 浩之, 橋爪 正樹 :
隣接線の並走距離を考慮した断線故障検査用テスト生成,
電気関係学会四国支部連合大会講演論文集, 133, 2009年9月.
183. 樽見 洋, 四柳 浩之, 橋爪 正樹 :
縮退故障用テストパターンを用いたビアオープンの検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 132, 2009年9月.
184. 真鍋 克也, 山田 裕一, 吉田 卓矢, 四柳 浩之, 橋爪 正樹 :
完全断線配線の同一層配線信号から受ける影響,
電気関係学会四国支部連合大会講演論文集, 131, 2009年9月.
185. 山田 裕一, 吉田 卓矢, 四柳 浩之, 橋爪 正樹 :
断線部形状の IC 内完全断線配線の信号伝搬に与える影響,
電気関係学会四国支部連合大会講演論文集, 130, 2009年9月.
186. 月本 功, 富田 泰基, 高木 正夫, 四柳 浩之, 橋爪 正樹 :
90nm プロセス FPGA の外部交流電界印加状態でのリード浮き発生時静的電源電流測定,
電気関係学会四国支部連合大会講演論文集, 115, 2009年9月.
187. 内倉 健一, 一宮 正博, 四柳 浩之, 橋爪 正樹, 下谷 光生, 多田 哲生, 小山 健 :
電流テストによる QFP IC のリード浮き検出用検査治具,
電気関係学会四国支部連合大会講演論文集, 114, 2009年9月.
188. 五百倉 裕一, 四柳 浩之, 橋爪 正樹, 島田 和幸, 樹下 行三 :
CMOS 画素回路内断線の電気的検査可能性,
電気関係学会四国支部連合大会講演論文集, 113, 2009年9月.
189. 原田 慎吾, 黒山 智之, 四柳 浩之, 橋爪 正樹 :
オペアンプ回路内断線・短絡故障の電流テスト能力評価,
電気関係学会四国支部連合大会講演論文集, 112, 2009年9月.
190. 中南 和也, 四柳 浩之, 橋爪 正樹, 仲島 幸孝, 樹下 行三 :
レベルシフタ回路の電流テスト容易化設計,
電気関係学会四国支部連合大会講演論文集, 111, 2009年9月.
191. 橋爪 正樹, 秦 豊, 四柳 浩之, 三浦 幸也 :
抵抗ラダー型DAC の電流テスト容易化設計,
電子情報通信学会総合大会講演論文集, 155, 2009年3月.
192. 栗林 遼太, 四柳 浩之, 橋爪 正樹 :
隣接線への論理値割当を行う断線故障検査用テスト生成,
電子情報通信学会総合大会講演論文集, 157, 2009年3月.
193. 樽見 洋, 四柳 浩之, 橋爪 正樹 :
多重縮退故障に対応するビアオープンとそのテスト生成についての一考察,
電子情報通信学会総合大会講演論文集, 156, 2009年3月.
194. 橋爪 正樹, 一宮 正博, 四柳 浩之, 小野 安季良, 高木 正夫 :
QFP ICのリード浮きの電気的検出用回路,
第23回エレクトロニクス実装学会講演大会, 75-77, 2009年3月.
195. 小野 安季良, 一宮 正博, 四柳 浩之, 高木 正夫, 橋爪 正樹 :
検査回路の電源電流測定によるICの電源リード浮き検査能力評価,
エレクトロニクス実装学会講演大会講演論文集, 79-80, 2009年3月.
196. 渡部 哲也, 高橋 寛, 樋上 喜信, 堤 利幸, 山崎 浩二, 四柳 浩之, 橋爪 正樹, 高松 雄三 :
隣接信号線を考慮したオープン故障のテストパターンについて,
電子情報通信学会技術研究報告, Vol.108, No.431, 37-42, 2009年2月.
197. 堤 利幸, 刈谷 泰由紀, 山崎 浩二, 橋爪 正樹, 四柳 浩之, 高橋 寛, 樋上 喜信, 高松 雄三 :
TEGチップを用いたオープン故障の解析,
電子情報通信学会技術研究報告, Vol.108, No.298, 19-24, 2008年11月.
198. 樽見 洋, 四柳 浩之, 橋爪 正樹 :
ビアオープン故障のテスト生成対象箇所の抽出,
電気関係学会四国支部連合大会講演論文集, 129, 2008年9月.
199. 山本 雅之, 四柳 浩之, 橋爪 正樹 :
BAST構造における反転情報保持を利用するテスト時間削減法,
電気関係学会四国支部連合大会講演論文集, 128, 2008年9月.
200. 中野 孝昭, 四柳 浩之, 橋爪 正樹 :
局所的なIRドロップを考慮するスキャンテスト時の遷移数調査,
電気関係学会四国支部連合大会講演論文集, 127, 2008年9月.
201. 嶋本 竜也, 田坂 英司, 茅原 敏広, 四柳 浩之, 橋爪 正樹 :
PIC16F84A 内のバス故障用実時間テストプログラム,
電気関係学会四国支部連合大会講演論文集, 126, 2008年9月.
202. 西田 圭佑, 橋爪 正樹, 四柳 浩之 :
IDDT 出現時間検出回路のセルフバイアス化設計,
電気関係学会四国支部連合大会講演論文集, 111, 2008年9月.
203. 秦 豊, 四柳 浩之, 橋爪 正樹, 三浦 幸也 :
電流テスト容易化抵抗ストリング型D/A変換器の故障検出能力,
電気関係学会四国支部連合大会講演論文集, 110, 2008年9月.
204. 中南 和也, 四柳 浩之, 橋爪 正樹, 樹下 行三 :
レベルシフタ回路の高抵抗故障の遅延テストの検査能力評価,
電気関係学会四国支部連合大会講演論文集, 109, 2008年9月.
205. 尾形 祐紀, 四柳 浩之, 橋爪 正樹 :
TCADを用いた抵抗性断線時の信号遅延解析,
電気関係学会四国支部連合大会講演論文集, 108, 2008年9月.
206. 山田 裕一, 四柳 浩之, 橋爪 正樹 :
IC内配線の高抵抗断線による信号伝搬に及ぼす影響調査,
電気関係学会四国支部連合大会講演論文集, 107, 2008年9月.
207. 小山田 裕矢, 四柳 浩之, 橋爪 正樹 :
断線故障線の論理値変化を引き起こす隣接信号線の特定,
電気関係学会四国支部連合大会講演論文集, 105, 2008年9月.
208. 加藤 健二, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
0.35μmCMOSICの配線断線時の故障動作の実測,
電気関係学会四国支部連合大会講演論文集, 104, 2008年9月.
209. 月本 功, 池上 徹, 高木 正夫, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加時の電流テストによるCMOS IC のリード浮き検出における電界印加電圧への周辺配線の影響,
電気関係学会四国支部連合大会講演論文集, 103, 2008年9月.
210. 松尾 匡記, 小野 安季良, 一宮 正博, 四柳 浩之, 高木 正夫, 橋爪 正樹 :
CMOS 論理IC の出力論理値変化に基づくリード浮き検査法の故障検出速度,
電気関係学会四国支部連合大会講演論文集, 102, 2008年9月.
211. 橋爪 正樹, 一宮 正博, 四柳 浩之, 下谷 光生, 多田 哲生, 小山 健 :
電流テストによるQFP IC のリード浮き診断回路,
電気関係学会四国支部連合大会講演論文集, 101, 2008年9月.
212. 内倉 健一, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電圧信号印加時の論理値異常によるリード浮き検出回路の試作,
電気関係学会四国支部連合大会講演論文集, 100, 2008年9月.
213. 山崎 浩二, 堤 利幸, 高橋 寛, 樋上 喜信, 相京 隆, 四柳 浩之, 橋爪 正樹, 高松 雄三 :
オープン故障診断の性能向上について,
電子情報通信学会技術研究報告, Vol.108, No.99, 29-34, 2008年6月.
214. 小野 安季良, 一宮 正博, 四柳 浩之, 高木 正夫, 橋爪 正樹 :
電流テストによるQFP CPLD ICのリード浮きの検査能力評価,
第22回エレクトロニクス実装学会講演大会, 143-144, 2008年3月.
215. 高橋 寛, 樋上 喜信, 相京 隆, 門山 周平, 渡部 哲也, 高松 雄三, 堤 利幸, 山崎 浩二, 四柳 浩之, 橋爪 正樹 :
隣接信号線を考慮した動的なオープン故障に対する故障診断法,
電子情報通信学会技術研究報告, Vol.107, No.482, 7-12, 2008年2月.
216. 四柳 浩之 :
テスト容易化設計/テスト容易化論理合成,
第27回STARCアドバンスト講座テスト技術セミナー, 41-61, 2007年12月.
217. 尾形 祐紀, 四柳 浩之, 橋爪 正樹 :
レイアウトを用いた断線信号線の電圧解析,
電気関係学会四国支部連合大会講演論文集, 108, 2007年9月.
218. 小山田 裕矢, 四柳 浩之, 橋爪 正樹 :
複数隣接信号線の影響を用いる断線故障検査用テストパターン生成,
電気関係学会四国支部連合大会講演論文集, 107, 2007年9月.
219. 山本 雅之, 橋爪 正樹, 四柳 浩之, 樹下 行三 :
レベルシフタ回路の断線故障の検査容易性評価,
電気関係学会四国支部連合大会講演論文集, 103, 2007年9月.
220. 秦 豊, 飯野 純一, 四柳 浩之, 橋爪 正樹, 三浦 幸也 :
抵抗ストリング型D/A変換器の電流テスト容易化設計,
電気関係学会四国支部連合大会講演論文集, 102, 2007年9月.
221. 西田 圭佑, 橋爪 正樹, 四柳 浩之, 秋田 哲男 :
IC内組み込み型IDDTセンサの設計,
電気関係学会四国支部連合大会講演論文集, 101, 2007年9月.
222. 嶋本 竜也, 田坂 英司, 茅原 敏広, 四柳 浩之, 大家 隆弘, 橋爪 正樹 :
Z80のバス縮退故障の実時間テストプログラム,
電気関係学会四国支部連合大会講演論文集, 100, 2007年9月.
223. 窪田 祐作, 橋爪 正樹, 四柳 浩之 :
TCADを用いた隣接信号変化時の断線信号線の信号変化の調査,
電気関係学会四国支部連合大会講演論文集, 98, 2007年9月.
224. 池上 徹, 月本 功, 高木 正夫, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
内層グランド層のある4層基板における電源電圧仕様の異なるCPLDのリード浮き発生時電源電流特性,
電気関係学会四国支部連合大会講演論文集, 86, 2007年9月.
225. 矢野 康治郎, 高木 正夫, 月本 功, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加時の電流テストによるCMOS LSIの出力リード浮き検出-プリント配線の長さによる印加電圧の変化-,
電気関係学会四国支部連合大会講演論文集, 85, 2007年9月.
226. 大西 章仁, 小野 安季良, 一宮 正博, 四柳 浩之, 橋爪 正樹, 高木 正夫 :
QFP CMOS CPLD ICのリード浮きの電流テスト能力評価,
電気関係学会四国支部連合大会講演論文集, 84, 2007年9月.
227. 滝川 徳郎, 東條 充, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
0.35umCMOSプロセスで試作したICのリード浮きの電流テスト可能性評価,
電気関係学会四国支部連合大会講演論文集, 83, 2007年9月.
228. 東條 充, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加時の電流テストによる試作IC内断線の検査,
電気関係学会四国支部連合大会講演論文集, 82, 2007年9月.
229. 橋爪 正樹, 中西 雅人, 飯原 健司, 四柳 浩之, 多田 哲生, 小山 健 :
ウェーブレット変換を用いたIDDQテスト法の検査能力,
電気関係学会四国支部連合大会講演論文集, 81, 2007年9月.
230. 中西 雅人, 橋爪 正樹, 四柳 浩之, 三浦 幸也 :
BICセンサのVth変動に対する検査能力評価,
電気関係学会四国支部連合大会講演論文集, 80, 2007年9月.
231. 小野 安季良, 一宮 正博, 四柳 浩之, 橋爪 正樹, 月本 功, 高木 正夫 :
論理IC実装時に発生する抵抗を伴うリード浮きに対する電流テスト能力評価,
マイクロエレクトロニクスシンポジウム, 195-198, 2007年9月.
(CiNii: 1520290882979424512)
232. 橋爪 正樹, 一宮 正博, 四柳 浩之 :
CMOS QFP ICのリード浮きの電気的検査法,
アカデミック・ラボラトリ・ポスタープログラム講演論文集, 41-46, 2007年6月.
233. 山崎 浩二, 堤 利幸, 高橋 寛, 樋上 喜信, 相京 隆, 高松 雄三, 橋爪 正樹, 四柳 浩之 :
隣接信号線を考慮したオープン故障の一診断法,
LSIテスティングシンポジウム, 187-192, 2006年11月.
234. 高橋 寛, 樋上 喜信, 相京 隆, 高松 雄三, 山崎 浩二, 堤 利幸, 橋爪 正樹, 四柳 浩之 :
オープン故障に対する一故障モデルの提案とその故障診断,
LSIテスティングシンポジウム, 181-186, 2006年11月.
235. 美崎 洋介, 四柳 浩之, 橋爪 正樹 :
スキャンツリー内のフリップフロップ配置変更による遷移数削減法,
電気関係学会四国支部連合大会講演論文集, 87, 2006年9月.
236. 池 浩司, 四柳 浩之, 橋爪 正樹 :
配線長制限を用いるスキャンツリー構成法,
電気関係学会四国支部連合大会講演論文集, 86, 2006年9月.
237. 飯原 健司, 四柳 浩之, 橋爪 正樹 :
スキャンツリー構成に対する複数コアの検査時間削減法,
電気関係学会四国支部連合大会講演論文集, 85, 2006年9月.
238. 東條 充, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加による電流テスト用検査装置の試作,
電気関係学会四国支部連合大会講演論文集, 72, 2006年9月.
239. 矢野 康治郎, 高木 正夫, 月本 功, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加時の電流テストによるCMOS LSIの出力リード浮き検出のための電界発生用電圧,
電気関係学会四国支部連合大会講演論文集, 71, 2006年9月.
240. 池上 徹, 月本 功, 高木 正夫, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加時電源電流測定によるリード浮き検出における内層ベタグランドの影響,
電気関係学会四国支部連合大会講演論文集, 70, 2006年9月.
241. 中西 雅人, 四柳 浩之, 橋爪 正樹, 三浦 幸也 :
しきい値調整可能なIDDQテスト用BICセンサ,
電気関係学会四国支部連合大会講演論文集, 69, 2006年9月.
242. 清水 達也, 江崎 大輔, 四柳 浩之, 橋爪 正樹 :
ダイナミック・ストップウォッチ回路のブロック分割による消費電力評価,
電気関係学会四国支部連合大会講演論文集, 76, 2006年9月.
243. Seiichi Nishimoto, Masaki Hashizume, Hiroyuki Yotsuyanagi and Takeomi Tamesada :
Supply Current Test Program for Pin Short Detection in Z80,
Journal of Shikoku-Section Joint Convention of the Institutes of Electrical and Related Engineers, 383, Sep. 2005.
244. 清水 達也, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
時変電源電圧駆動ダイナミックCMOS加算器の消費電力評価,
電気関係学会四国支部連合大会講演論文集, 132, 2005年9月.
245. 大村 洋, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
隣接信号線の電圧値を考慮する断線故障の検査可能性評価,
電気関係学会四国支部連合大会講演論文集, 130, 2005年9月.
246. 井上 勝己, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
スキャンツリー構成順序回路のCADによる設計,
電気関係学会四国支部連合大会講演論文集, 129, 2005年9月.
247. 池 浩司, 四柳 浩之, 橋爪 正樹, 樹下 行三 :
故障影響伝搬数を基にするスキャンツリー内のフリップフロップの配置法について,
電気関係学会四国支部連合大会講演論文集, 128, 2005年9月.
248. 坂口 貴司, 橋爪 正樹, 四柳 浩之, 為貞 建臣, 三浦 幸也 :
組み込み型IDDQテスト回路の製造ばらつきの影響,
電気関係学会四国支部連合大会講演論文集, 120, 2005年9月.
249. 飯原 健司, 橋爪 正樹, 多田 哲生, 小山 健, 四柳 浩之, 為貞 建臣 :
ウェーブレット変換を用いたIDDQテスト法の検査能力評価システム,
電気関係学会四国支部連合大会講演論文集, 119, 2005年9月.
250. 高木 正夫, 橋爪 正樹, 月本 功, 一宮 正博, 四柳 浩之, 為貞 建臣 :
交流電界印加時のリード浮き電流テストでのリード浮き発生信号線への出力論理値の影響,
電気関係学会四国支部連合大会講演論文集, 118, 2005年9月.
251. 清水 達也, 江崎 大輔, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
時変電源電圧駆動ダイナミックCMOS時計回路の消費電力評価,
電子情報通信学会ソサイエティ大会講演論文集, 92, 2005年9月.
252. 西本 誠一, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
電源電流によるZ80ピン間ブリッジ故障の実時間テスト,
電子情報通信学会ソサイエティ大会講演論文集, 83, 2005年9月.
253. 坂口 貴司, 橋爪 正樹, 四柳 浩之, 為貞 建臣, 多田 哲生, 小山 健, 宮川 泰寛, 田中 聖二, 茅原 敏広 :
ボイラ制御回路のフェールセーフ性自動評価システム,
電気関係学会四国支部連合大会講演論文集, 117, 2004年9月.
254. 西本 誠一, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
PICの電源電流によるピン間ブリッジ故障検出法,
電気関係学会四国支部連合大会講演論文集, 116, 2004年9月.
255. 秋田 哲男, 橋爪 正樹, 四柳 浩之, 為貞 建臣, 下谷 光生 :
IDDT消滅時間検出回路による伝送ゲートで模擬した断線故障の検出,
電気関係学会四国支部連合大会講演論文集, 115, 2004年9月.
256. 江崎 大輔, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
矩形波電圧源駆動ダイナミックCMOS論理回路の動作速度,
電気関係学会四国支部連合大会講演論文集, 114, 2004年9月.
257. 村上 潤吏, 四柳 浩之, 橋爪 正樹, 樹下 行三 :
回路構造を基にするスキャンツリーのチェーン長短縮法,
電気関係学会四国支部連合大会講演論文集, 113, 2004年9月.
258. 中屋敷 慎太郎, 一宮 正博, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
ゲートの負荷容量の高速充電による高速IDDQテスト回路の開発,
電気関係学会四国支部連合大会講演論文集, 112, 2004年9月.
259. 西田 智巳, 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣, 三浦 幸也 :
抵抗ストリング型DA変換器の電流テストの可能性,
電気関係学会四国支部連合大会講演論文集, 111, 2004年9月.
260. 高木 正夫, 橋爪 正樹, 石井 寛文, 月本 功, 一宮 正博, 四柳 浩之, 為貞 建臣 :
低電源電圧CMOS TQFP ICの交流電界印加時の電流テストによるピン浮き検出,
電気関係学会四国支部連合大会講演論文集, 110, 2004年9月.
261. 月本 功, 高木 正夫, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
TTL IC内の論理値テストによる未検出断線故障に対する電流テストの検査入力生成,
電気関係学会四国支部連合大会講演論文集, 109, 2004年9月.
262. 川尻 誠, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
CCDの故障モデル導出のためのSpiceモデルの開発,
電気関係学会四国支部連合大会講演論文集, 108, 2004年9月.
263. 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
回路構造を基にするスキャンツリー構成法,
電気関係学会四国支部連合大会講演論文集, 156, 2003年10月.
264. 佐野 広和, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
構造分割による状態集合を用いた順序回路のテスト生成,
電気関係学会四国支部連合大会講演論文集, 155, 2003年10月.
265. 江崎 大輔, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
ダイナミックCMOS論理回路のゲートの負荷容量の電荷回収可能な時変電源回路,
電気関係学会四国支部連合大会講演論文集, 139, 2003年10月.
266. 海下 建治, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
低消費電力ダイナミックCMOS論理回路,
電気関係学会四国支部連合大会講演論文集, 138, 2003年10月.
267. 秋田 哲男, 橋爪 正樹, 四柳 浩之, 為貞 建臣, 下谷 光生 :
IDDTによるCMOS IC 内断線故障検査回路,
電気関係学会四国支部連合大会講演論文集, 137, 2003年10月.
268. 橋爪 正樹, 四柳 浩之, 為貞 建臣, 多田 哲生, 小山 健, 宮川 泰寛, 田中 聖二, 茅原 敏広 :
ボイラ制御用遮断弁回路の動作時のフェールセーフ性の評価,
電気関係学会四国支部連合大会講演論文集, 136, 2003年10月.
269. 高木 正夫, 月本 功, 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣 :
交流電界印加時の電源電流によるCMOS TQFP ICのピン浮き検出,
電気関係学会四国支部連合大会講演論文集, 134, 2003年10月.
270. 米田 大介, 橋爪 正樹, 多田 哲生, 小山 健, 四柳 浩之, 為貞 建臣 :
ウェーブレット変換を用いたIDDQテストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 133, 2003年10月.
271. 月本 功, 橋爪 正樹, 四柳 浩之, 高木 正夫, 為貞 建臣 :
TTL IC内故障に対する電流テストの現実的故障検出率,
電気関係学会四国支部連合大会講演論文集, 132, 2003年10月.
272. 川尻 誠, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
AGC回路の電流テストの可能性評価,
電気関係学会四国支部連合大会講演論文集, 131, 2003年10月.
273. 松田 悟志, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
ブリッジ故障検出のための発振周波数予測対象故障について,
電気関係学会四国支部連合大会講演論文集, 130, 2003年10月.
274. 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
強到達不能状態を用いる無効状態探索法,
電気関係学会四国支部連合大会講演論文集, 149, 2002年10月.
275. 庄司 祥英, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
電流テスト時間短縮のための検査入力系列生成法の改良,
電気関係学会四国支部連合大会講演論文集, 148, 2002年10月.
276. 佐野 広和, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
縮退故障の検出回数に着目した組合せ回路のテストベクトル数の削減,
電気関係学会四国支部連合大会講演論文集, 147, 2002年10月.
277. 岩切 泰介, 四柳 浩之, 橋爪 正樹, 一宮 正博, 為貞 建臣 :
電流テストによるCMOS ICの断線故障検出法におけるテスト集合圧縮,
電気関係学会四国支部連合大会講演論文集, 146, 2002年10月.
278. 米田 大介, 橋爪 正樹, 小山 健, 四柳 浩之, 為貞 建臣 :
IDDQテストのためのウェーブレット変換によるノイズ除去,
電気関係学会四国支部連合大会講演論文集, 143, 2002年10月.
279. 竹田 哲平, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
検査入力印加間隔可変によるIDDQテスト時間短縮の可能性評価,
電気関係学会四国支部連合大会講演論文集, 142, 2002年10月.
280. 南 隆夫, 橋爪 正樹, 田坂 英司, 一宮 正博, 四柳 浩之, 為貞 建臣, 茅原 敏広 :
ICピン浮きのパワー·オフ·テスト法,
電気関係学会四国支部連合大会講演論文集, 141, 2002年10月.
281. 前田 直樹, 一宮 正博, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
BGA ICの交流磁界印加時の電流テストによるピン浮きの検出可能性,
電気関係学会四国支部連合大会講演論文集, 140, 2002年10月.
282. 高木 正夫, 月本 功, 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣 :
交流電界印加時の電源電流によるCMOS PLCC ICのピン浮き検出,
電気関係学会四国支部連合大会講演論文集, 139, 2002年10月.
283. 月本 功, 橋爪 正樹, 虫明 由起子, 四柳 浩之, 高木 正夫, 為貞 建臣 :
TTL組合せ論理回路の論理値テストによる未検出断線故障に対する電流テストの有効性,
電気関係学会四国支部連合大会講演論文集, 138, 2002年10月.
284. 大西 貴博, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
IDDQテスト用検査入力系列評価に用いる論理シミュレータの開発,
電気関係学会四国支部連合大会講演論文集, 151, 2001年9月.
285. 岩切 泰介, 四柳 浩之, 橋爪 正樹, 一宮 正博, 為貞 建臣 :
電流テストによるCMOS ICの断線故障検出法における縮退故障の検査入力と乱数パターンの評価,
電気関係学会四国支部連合大会講演論文集, 150, 2001年9月.
286. 秦 伸介, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
複数の到達不能状態を考慮する順序回路の冗長除去法,
電気関係学会四国支部連合大会講演論文集, 145, 2001年9月.
287. 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
探索空間省略による到達不能状態探索法の効率化,
電気関係学会四国支部連合大会講演論文集, 144, 2001年9月.
288. 橋爪 正樹, 佐藤 匡司, 四柳 浩之, 一宮 正博, 為貞 建臣 :
ADCL回路の高速動作用電源回路による回路動作時の消費電力,
電気関係学会四国支部連合大会講演論文集, 143, 2001年9月.
289. 竹田 哲平, 橋爪 正樹, 一宮 正博, 四柳 浩之, 三浦 幸也, 樹下 行三 :
ゲートの負荷容量の高速充電によるIDDQテストの高速化,
電気関係学会四国支部連合大会講演論文集, 142, 2001年9月.
290. 辻 章公, 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣 :
交流電界印加によるICピン浮きの検出実験,
電気関係学会四国支部連合大会講演論文集, 141, 2001年9月.
291. 虫明 由起子, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
TTL組合せ回路の断線故障に対する電流テスト法の故障検出能力,
電気関係学会四国支部連合大会講演論文集, No.10-10, 150, 2000年10月.
292. 辻 章公, 一宮 正博, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
交流電界印加時の電流テストによるICピン浮き検出法,
電気関係学会四国支部連合大会講演論文集, No.10-9, 149, 2000年10月.
293. 松尾 智成, 橋爪 正樹, 四柳 浩之, 為貞 建臣, 田坂 英司, 茅原 敏広 :
ボイラ制御用マイクロコンピュータの短絡故障シミュレータの開発,
電気関係学会四国支部連合大会講演論文集, No.10-8, 148, 2000年10月.
294. 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
状態遷移表への遷移追加と冗長除去によるテスト容易化,
電気関係学会四国支部連合大会講演論文集, No.10-7, 147, 2000年10月.
295. 大西 貴博, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
伝搬遅延時間の短い検査入力系列によるIDDQテストの高速化,
電気関係学会四国支部連合大会講演論文集, No.10-6, 146, 2000年10月.
296. 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣 :
交流電界印加時の電源電流によるCMOS IC内断線故障検出法,
電気関係学会四国支部連合大会講演論文集, No.10-5, 145, 2000年10月.
297. 山本 聡, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
フィードバックブリッジ故障の発振周波数予測法,
電気関係学会四国支部連合大会講演論文集, No.9-5, 133, 2000年10月.
298. 星加 浩志, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
スタティック型CMOS PLAの電流テスト容易化設計法の改良,
電気関係学会四国支部連合大会講演論文集, No.9-4, 132, 2000年10月.
299. 杉本 耕一, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
CMOS論理回路の高速電流テスト用検査回路,
電気関係学会四国支部連合大会講演論文集, No.9-3, 131, 2000年10月.
300. 佐藤 匡司, 橋爪 正樹, 四柳 浩之, 一宮 正博, 為貞 建臣 :
ADCL回路駆動用矩形波電源回路,
電気関係学会四国支部連合大会講演論文集, No.9-2, 130, 2000年10月.

その他・研究会:

1. 細見 駿太, 四柳 浩之, 橋爪 正樹 :
電圧 - 遅延セルを用いる積層型イメージセンサの電気的断線検出回路の設計について,
第86回FTC研究会資料, 2023年1月.
2. 原 宏輔, 四柳 浩之, 橋爪 正樹 :
電荷注入量に基づく電気検査法におけるスキャン回路を考慮する検査入力制御,
第84回FTC研究会資料, 2022年1月.
3. 中西 遼太郎, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
機械学習の異常検知による半断線故障判別法における隣接線信号遷移パターンの評価について,
第81回FTC研究会資料, 2019年7月.
4. 谷口 公貴, 四柳 浩之, 橋爪 正樹 :
自動生成パターンの微小遅延故障検査用回路への適用性検討,
電子情報通信学会技術研究報告, Vol.118, No.335, 131-136, 2018年12月.
(CiNii: 1520009408094422016)
5. 西川 拓人, 四柳 浩之, 橋爪 正樹 :
隣接線の信号遷移タイミングがパス遅延比較による半断線故障検査に与える影響について,
DAシンポジウム2018, 154-159, 2018年8月.
6. 佐藤 聡観, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化設計を用いた複数経路同時検査時のATPG パターンの有効性について,
第79回FTC研究会資料, 2018年7月.
7. 片山 知拓, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
回路の製造ばらつきを考慮するパス順位比較を用いる半断線故障検査法の評価,
第78回FTC研究会資料, 2018年1月.
8. 柴田 駿介, 四柳 浩之, 橋爪 正樹 :
隣接線の信号遷移を用いる半断線故障判別法の配線長・温度依存性の検討,
第78回FTC研究会資料, 2018年1月.
9. 新開 颯馬, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型スキャン設計の遅延付加部の遅延検出能力評価,
第78回FTC研究会資料, 2018年1月.
10. 谷口 公貴, 四柳 浩之, 橋爪 正樹 :
試作した遅延故障検査容易化回路による 2 経路同時検査について,
第64回機能集積情報システム研究会, 2017年10月.
11. 柴田 駿介, 四柳 浩之, 橋爪 正樹 :
3 次元実装 IC におけるマイクロバンプ欠損時の遅延解析,
第64回機能集積情報システム研究会, 2017年10月.
12. 新開 颯馬, 四柳 浩之, 橋爪 正樹 :
遅延故障検査容易化設計のための遅延付加ゲートの設計,
第64回機能集積情報システム研究会, 2017年10月.
13. 二関 森人, 細川 利典, 吉村 正義, 山崎 紘史, 新井 雅之, 四柳 浩之, 橋爪 正樹 :
フリップフロップ組合せの状態正当化による到達不能状態を用いた順序回路のテスト不能故障判定法,
DAシンポジウム2017, 186-191, 2017年9月.
14. 河塚 信吾, 四柳 浩之, 橋爪 正樹 :
TDC組込み型スキャンFFの微小遅延故障検出能力評価,
DAシンポジウム2017, 21-26, 2017年8月.
15. 河口 巧, 四柳 浩之, 橋爪 正樹 :
TSV検査のためのTDC組込み型バウンダリスキャン制御回路の設計,
DAシンポジウム2017, 15-20, 2017年8月.
16. Satoshi Hirai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
On design for reducing delay variation in design-for-testability circuit for delay fault,
2017 Taiwan and Japan Conference on Circuits and Systems, Aug. 2017.
17. 錦織 誠, 山崎 紘史, 細川 利典, 吉村 正義, 新井 雅之, 四柳 浩之, 橋爪 正樹 :
抵抗性オープン故障のテスト生成法の評価,
第76回FTC研究会資料, 2017年1月.
18. Zheng-Hong Cai, Hiroyuki Yotsuyanagi and Masaki Hashizume :
A Modified PRPG for Test Pattern Generation using BAST structure,
2016 Taiwan and Japan Conference on Circuits and Systems, Aug. 2016.
19. 河口 巧, 四柳 浩之, 橋爪 正樹 :
TDC 組込み型バウンダリスキャンを用いた複数 TSV の検査用信号の印加と観測について,
第75回FTC研究会資料, 2016年7月.
20. 小濱 佑哉, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
半断線故障検査時の遷移タイミングを考慮する信号割当隣接線候補の削減について,
第75回FTC研究会資料, 2016年7月.
21. Kosuke Nanbara, Shoichi Umezu, Hiroyuki Yotsuyanagi, Masaki Hashizume and Shyue-Kung Lu :
Threshold Value Estimation Method for Electrical Interconnect Tests of 3D ICs,
IEEE CASS Shikoku and Malaysia Chapters Joint Seminar, Oct. 2015.
22. 伊勢 幸太郎, 山下 淳, 四柳 浩之, 橋爪 正樹, 樋上 喜信, 高橋 寛 :
隣接線の信号遷移を用いる半断線故障による遅延変動の識別可能性について,
第72回FTC研究会資料, 2015年1月.
23. 臼井 基記, 四柳 浩之, 橋爪 正樹 :
PRPGのフィードバック制御を用いるBASTコード生成手法,
第72回FTC研究会資料, 2015年1月.
24. 櫻井 浩希, 四柳 浩之, 橋爪 正樹 :
TDC組込み型バウンダリスキャン回路による実測実験評価,
第70回FTC研究会資料, 2014年1月.
25. 藤原 明大, 四柳 浩之, 橋爪 正樹 :
隣接TSVの影響を考慮するTSV故障検査用リングオシレータ構成について,
第70回FTC研究会資料, 2014年1月.
26. 二宮 孝暢, 槇本 浩之, 四柳 浩之, 橋爪 正樹 :
TDCを組み込んだバウンダリスキャンを用いる複数パスの遅延検査について,
第67回FTC研究会資料, 2012年7月.
27. 槇本 浩之, 四柳 浩之, 橋爪 正樹 :
遅延検出回路を用いる遅延故障検出用テスト容易化設計について,
第65回FTC研究会資料, 2011年7月.
28. 山崎 浩二, 堤 利幸, 高橋 寛, 樋上 喜信, 相京 隆, 四柳 浩之, 橋爪 正樹, 高松 雄三 :
しきい値関数を利用したファンナウト中のオープン故障の診断法,
第63回FTC研究会資料, 2010年7月.
29. 合田 賢司, 四柳 浩之, 橋爪 正樹 :
ビアオープン故障の発生箇所と隣接線の影響を考慮する検出可能性調査,
第63回FTC研究会資料, 2010年7月.
30. 加藤 健二, 四柳 浩之, 橋爪 正樹 :
IC間配線に流す電流による電気的配線検査法,
第62回FTC研究会資料, 2010年1月.
31. 小山田 裕矢, 四柳 浩之, 橋爪 正樹 :
隣接信号線間のフィードバックを考慮する断線故障の影響調査,
第58回FTC研究会資料, 2008年1月.
32. 東條 充, 一宮 正博, 四柳 浩之, 橋爪 正樹 :
交流電界印加時の電流テストによる試作ICの断線故障検出,
第57回FTC研究会資料, 2007年7月.
33. 中西 雅人, 四柳 浩之, 橋爪 正樹, 三浦 幸也 :
BICセンサを用いた製造ばらつき耐力を持つIDDQテスト法,
第55回FTC研究会資料, 2006年7月.
34. 西本 誠一, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
マイクロコンピュータ回路のバス故障の実時間テスト法,
第54回FTC研究会資料, 2006年1月.
35. 飯原 健司, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
回路構造に基づく複数コアのスキャンツリー構成,
第54回FTC研究会資料, 2006年1月.
36. 永島 友彦, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
初期状態を考慮する部分スキャンシフトを用いたテスト生成について,
第52回FTC研究会資料, 2005年1月.
37. 藤本 佳照, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
レイアウト情報を用いた故障候補エリアの抽出,
電子情報通信学会技術研究報告, Vol.104, No.478, 79-84, 2004年12月.
(CiNii: 1520009408554202240)
38. 村上 潤吏, 四柳 浩之, 口井 敏匡, 西川 茂樹, 橋爪 正樹, 樹下 行三 :
回路構造を基にするテストパターン非依存のスキャンツリー構成法,
第51回FTC研究会資料, 2004年7月.
39. 米田 大介, 橋爪 正樹, 四柳 浩之, 多田 哲生, 小山 健, 為貞 建臣 :
ウェーブレット変換を用いるIDDQテスト法,
第50回FTC研究会資料, 2004年1月.
40. 佐野 広和, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
状態集合分割を用いる論理シミュレーションによる順序回路のテスト生成,
電子情報通信学会技術研究報告, No.DC2003-34, 1-6, 2003年11月.
(CiNii: 1520009409437334144)
41. 秋田 哲男, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
CMOS ICの断線故障検出用電流センサ回路,
第49回FTC研究会資料, 2003年7月.
42. 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣 :
電流テストによるICピン浮き検出のための外部交流電界印加法,
第48回FTC研究会資料, 2003年1月.
43. 猪尾 信之, 橋爪 正樹, 四柳 浩之, 為貞 建臣 :
発振を生じるフィードバックブリッジ故障検出のための発振周波数予測法,
第47回FTC研究会資料, 2002年7月.
44. 大西 貴博, 四柳 浩之, 橋爪 正樹, 為貞 建臣 :
検査入力系列並び換えによるIDDQテスト時間の短縮化,
第46回FTC研究会資料, 2002年1月.
45. 辻 章公, 橋爪 正樹, 一宮 正博, 四柳 浩之, 為貞 建臣 :
電流テストによるICピン浮き検出のための外部交流電界印加法,
第45回FTC研究会資料, 2001年7月.
46. 四柳 浩之, 橋爪 正樹, 為貞 建臣, 一宮 正博 :
外部交流電界印加によるCMOS ICのオープン故障検出法と検査入力生成について,
第44回FTC研究会資料, 2001年1月.
47. Hiroyuki Yotsuyanagi, Masaki Hashizume and Takeomi Tamesada :
Adding Transitions of Undefined States to State Transition Tables for Testability Enhancement,
Workshop on RTL ATPG & DFT (WRTLT00), Sep. 2000.
48. 橋爪 正樹, 佐藤 匡司, 四柳 浩之, 為貞 建臣 :
断熱的ダイナミックCMOS論理回路用電源回路,
電子情報通信学会技術研究報告, No.FTS99-6, 1-6, 1999年4月.
(CiNii: 1520009410310609536)
49. 四柳 浩之, 橋爪 正樹, 為貞 建臣, 樹下 行三 :
到達不能状態に基づく順序回路の冗長信号線の同時除去法,
電子情報通信学会技術研究報告, No.FTS98-124, 9-16, 1999年2月.
(CiNii: 1571698602307652224)

特許:

1. 矢崎 徹, 植松 裕, 池田 康浩, 橋爪 正樹, 四柳 浩之, 伊喜利 勇貴 : 半導体装置，及び半導体集積回路, 特願2017-107547 (2017年5月), 特開2018-206829 (2018年12月), 特許第2017-107547号 (2018年12月).
2. 橋爪 正樹, 一宮 正博, 四柳 浩之 : 電子回路の断線故障検査法とその検査容易化回路, 特願2006-309430 (2006年11月), 特開2008-122338 (2008年5月), .
3. 口井 敏匡, 四柳 浩之 : 半導体集積回路，スキャン回路設計方法，テストパターン生成方法，および，スキャンテスト方法, 特願2004-225962 (2004年8月), 特開2006-047013 (2006年2月), .
4. 橋爪 正樹, 四柳 浩之, 為貞 建臣, 茅原 敏広, 田坂 英司 : ディジタル電子計算機回路の故障検査方法, 特願009177 (1999年1月), .

科学研究費補助金 (KAKEN Grants Database @ NII.ac.jp)

  • ダイ間配線の出荷後電気検査をも可能にする組込み型検査回路に関する研究 (研究課題/領域番号: 23K11039 )
  • 積層チップ間の故障テスト用信号生成・供給回路設計手法の開発 (研究課題/領域番号: 18K11218 )
  • ＩＣチップの入出力信号線の弛張発振回路を用いた破断予兆検出法に関する研究 (研究課題/領域番号: 17H01715 )
  • 3次元積層チップ間接続の異常遅延検出のための検査容易化回路設計手法の開発 (研究課題/領域番号: 15K00079 )
  • プリシリコンテストとポストシリコンテストを併用したタイミング不良診断法の開発 (研究課題/領域番号: 25330063 )
  • 遅延付加・検出回路を組み込んだ遅延故障検査容易化回路の設計と評価 (研究課題/領域番号: 24500067 )
  • 研究者番号（90304550）による検索